碳化硅半导体器件及其制备方法技术

本发明专利技术提供了一种碳化硅半导体器件，可应用于高压领域，由多个元胞并联形成，各元胞结构包括：p+衬底；外延层，位于所述衬底之上；两个离子注入的n势垒区，分别叠置于所述外延层上两侧；两个离子注入的p+屏蔽区，分别叠置在各所述n势垒区之上；两个p+基区，分别与各所述p+屏蔽区相邻；两个n+源区，分别叠置在各所述p+基区之上，且与所述p+基区相邻；集电极层，位于所述衬底之下；两个发射极，分别位于各所述p+基区和各n+源区之上；栅氧化层，位于所述两个n+源区之上；栅电极，位于所述栅氧化层之上。此外，本发明专利技术还提供了一种碳化硅半导体器件的制备方法，通过离子注入，在器件内部形成空穴势垒，提高发射极注入比，大幅提高器件导通性能。

Silicon carbide semiconductor device and method for manufacturing the same

The invention provides a silicon carbide semiconductor device, can be used in the high voltage field is formed by a plurality of parallel cellular, including the cellular structure: p+ substrate; epitaxial layer above the substrate; the barrier region two N ion implantation, were placed in the epitaxial layer on both sides of the shielded area; p+ two ion implantation, were superimposed on each of the N barrier zone; two p+ base, respectively, and each of the adjacent p+ shielding zone; two n+ source area, which are respectively stacked on top of each of the p+ base, and with the p+ base region adjacent; collector layer located in the under the two substrate; the emitter, respectively located on each of the p+ base and the n+ source region; the gate oxide layer is located on the two n+ source region; a gate electrode on the gate oxide layer. In addition, the invention also provides a method for preparing a silicon carbide semiconductor device, wherein, a hole barrier is formed in the device by ion implantation, and the injection ratio of the emitter is improved, and the turn-on performance of the device is greatly improved.

【技术实现步骤摘要】
碳化硅半导体器件及其制备方法
本专利技术属于碳化硅半导体器件领域，具体涉及一种碳化硅半导体器件及其制备方法。
技术介绍
碳化硅(SiC)作为一种新兴的第三代半导体材料，具有优良的物理和电学特性。在电动汽车、轨道交通、智能电网、绿色能源等领域有着广泛的应用前景。SiCIGBT(绝缘栅双极型晶体管)器件兼具MOSFET(金氧半场效晶体管)器件开关速度快和BJT(双极型三极管)器件导通电阻小的特点，在电力电子领域具有广泛的应用前景。通过利用漂移区电导调制作用，IGBT的漂移区电阻相对于MOSFET大幅降低。作为一种功率器件，IGBT需要更厚、更低掺杂的外延漂移区支撑更高的电压，因此SiCIGBT器件的漂移区压降仍然较高，限制了SiCIGBT器件的应用。
技术实现思路
(一)要解决的技术问题本专利技术的目的在于提供一种碳化硅半导体器件及其制备方法，以解决上述的至少一项技术问题。(二)技术方案根据本专利技术的一方面，提供了一种碳化硅半导体器件，由多个元胞并联形成，各所述元胞结构包括：一p+衬底；一外延层，位于所述p+衬底之上；两个离子注入的n势垒区，分别叠置于所述外延层上两侧；两个离子注入的p+屏蔽区，分别叠置在各所述n势垒区之上；两个p+基区，分别与各所述p+屏蔽区相邻；两个n+源区，分别叠置在各所述p+基区之上，且与所述p+基区相邻。优选地，所述元胞结构还包括：一集电极层，位于所述p+衬底之下；两个发射极，分别位于各所述p+基区和各n+源区之上；一栅氧化层，位于所述两个n+源区之上；一栅电极，位于所述栅氧化层之上。优选地，所述n势垒区的注入离子为N或者P，注入离子的掺杂浓度为5×1016cm-3～3×1017cm-3，其中3×1017也可以表示为3.00E+017。优选地，两个所述n势垒区的间距(即势垒间距)为1μm～8μm。优选地，所述p+屏蔽区的注入离子为Al或者B，注入离子的掺杂浓度为5×1017cm-3～1×1019cm-3。优选地，两个所述p+屏蔽区的间距为8μm～16μm。优选地，所述外延层包括：n缓冲层和n-漂移区，所述n缓冲层位于所述p+衬底上方，n-漂移区位于n缓冲层上方；所述n缓冲层厚度为1μm～5μm，注入离子包括N或者P，注入离子的掺杂浓度为5×1016cm-3～1×1018cm-3；n-漂移区厚度大于100μm，注入离子包括N或者P，注入离子的掺杂浓度小于5×1014em-3。根据本专利技术的另一方面，还提供了一种碳化硅半导体器件的制备方法，包括：S1、在p+衬底上生长外延层；S2、在所述外延层上通过离子注入在外延层两侧形成n势垒区；S3、在各所述n势垒区上通过离子注入形成p+屏蔽区；S4、在各所述p+屏蔽区上通过离子注入形成n+源区；S5、在各n+源区的外侧通过离子注入形成p+基区。优选地，步骤S5之后还包括：S61、在所述n+源区上通过生长栅氧化层；S62、在所述栅氧化层两侧生长发射极；S63、在所述栅氧化层上生长栅电极；S64、在所述p+衬底下方生长集电极层。优选地，在所述步骤S2～S5中离子注入后均退火激活，且退火激活的温度均为1500℃以上。(三)有益效果本专利技术提供的碳化硅半导体器件，相较于常规IGBT器件，有以下优点：1、该碳化硅半导体器件可应用于高压领域，具有良好的导通特性和开关特性。该结构具有制备过程与现有工艺兼容，器件导通特性明显优于常规的碳化硅IGBT的特点。2、本专利技术在常规IGBT器件的基础上，利用离子注入，在器件内部形成空穴势垒，提高发射极注入比，形成注入增强效应，大幅提高器件导通性能。附图说明图1为本专利技术实施例的元胞结构示意图；图2为本专利技术实施例的步骤流程图；图3为本专利技术实施例的碳化硅器件和常规碳化硅IGBT器件的输出特性曲线对比示意图；图4A为本专利技术实施例的碳化硅器件在正向导通状态下器件顶部的电子分布图；图4B为常规碳化硅IGBT器件在正向导通状态下器件顶部的电子分布图；图5为本专利技术实施例的碳化硅器件阻断电压随n势垒区掺杂和势垒间距改变的示意图。具体实施方式在本专利技术中，“上”、“下”、“相邻”、“之下”或“之上”等方向用语，仅是参考附加图式的方向，其中“上”、“下”、“之下”或“之上”表示与单一或多个元件间的接触与非接触。使用的这些方向用语是用来说明，而并非用来限制本专利技术。为降低碳化硅IGBT器件的高漂移区电阻，降低器件的导通压降，提高碳化硅IGBT器件的导通能力。本专利技术提供了一种碳化硅器件结构，该器件可应用于高压状态如牵引传动及智能电网等场合，此外该器件还能大幅增加器件导通过程中漂移区的载流子浓度，使器件导通时具有极低的漂移区导通电阻。为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术作进一步的详细说明。本专利技术实施例的一方面，提供了一种碳化硅半导体器件，由多个元胞并联形成，图1为本专利技术实施例的元胞结构示意图，如图1所示，每个元胞结构包括：一p+衬底1；一外延层，位于所述p+衬底1之上，包括n缓冲层2和n-漂移区3；两个离子注入的n势垒区8，分别叠置于所述外延层上两侧；两个离子注入的p+屏蔽区7，分别叠置在各所述n势垒区8之上；两个p+基区6，分别与各所述p+屏蔽区7相邻；两个n+源区5，分别叠置在各所述p+基区6之上，且与所述p+基区6相邻；一集电极层10，位于所述p+衬底1之下；两个发射极9，分别位于各所述p+基区6和各n+源区5之上；一栅氧化层4，位于所述两个n+源区5之上；一栅电极11，位于所述栅氧化层4之上。其中，所述p+衬底1、p+屏蔽区7、n+源区5和p+基区6为重掺杂区域，所述n缓冲层2和n势垒区8为中掺杂区域，所述n-漂移区3为轻掺杂区域。本专利技术实施例提供了一种可以在30kV下工作的碳化硅器件结构。本专利技术实施例的p+衬底1选择常规IGBT器件的p+衬底，同时，栅氧化层4的厚度选择40nm。所述n势垒区8通过离子注入后退火激活形成，可以选择N或P作为注入离子，注入离子的掺杂浓度为5×1016cm-3至3×1017cm-3，所述两个n势垒区8的间距Wn为1μm至8μm，通过改变n势垒区8的掺杂浓度和n势垒区8的间距，可以在导通电阻和关断损耗之间做出优选。n势垒区8较薄，因此只需通过一次离子注入形成埋层，埋层顶部距离SiC晶片上表面0.7μm，底部距离晶片上表面0.9μm。本专利技术实施例选择P作为注入离子，且P的掺杂浓度为2×1017cm-3，所述两个n势垒区8的间距Wn选择4μm。所述p+屏蔽区7通过离子注入后退火激活形成，可以选择Al或B作为注入离子，注入离子的掺杂浓度为5×1017cm-3至1×1019cm-3，通过改变p+屏蔽区7的掺杂浓度，可以获得合适的阈值电压。所述两个p+屏蔽区7的间距Wp+为8μm至16μm，影响器件的沟道密度和JFET区电阻，通过优化p+屏蔽区7的间距Wp+和注入离子的掺杂浓度，可以获得导通特性最优的器件结构。此外，器件依靠p+屏蔽区7的耗尽隔断n-漂移区3和n+源区5，施加正栅压后耗尽区宽度减小，形成积累型沟道。相比于反型沟道，该积累型沟道具有更高的沟道载流子迁移率。p+屏蔽区7较厚，因此需要通过三次离子注入形成均匀掺杂的埋层，本专利技术实施例选择Al作为注入离子，且Al的掺杂浓度为本文档来自技高网...

【技术保护点】
一种碳化硅半导体器件，其特征在于，由多个元胞并联形成，各所述元胞结构包括：一p+衬底；一外延层，位于所述p+衬底之上；两个离子注入的n势垒区，分别叠置于所述外延层上两侧；两个离子注入的p+屏蔽区，分别叠置在各所述n势垒区之上；两个p+基区，分别与各所述p+屏蔽区相邻；两个n+源区，分别叠置在各所述p+基区之上，且与所述p+基区相邻。

【技术特征摘要】
1.一种碳化硅半导体器件，其特征在于，由多个元胞并联形成，各所述元胞结构包括：一p+衬底；一外延层，位于所述p+衬底之上；两个离子注入的n势垒区，分别叠置于所述外延层上两侧；两个离子注入的p+屏蔽区，分别叠置在各所述n势垒区之上；两个p+基区，分别与各所述p+屏蔽区相邻；两个n+源区，分别叠置在各所述p+基区之上，且与所述p+基区相邻。2.根据权利要求1所述的半导体器件，其特征在于，所述元胞结构还包括：一集电极层，位于所述p+衬底之下；两个发射极，分别位于各所述p+基区和各n+源区之上；一栅氧化层，位于所述两个n+源区之上；一栅电极，位于所述栅氧化层之上。3.根据权利要求1所述的半导体器件，其特征在于，所述n势垒区的注入离子为氮或者磷，注入离子的掺杂浓度为5×1016cm-3～3×1017cm-3。4.根据权利要求1所述的半导体器件，其特征在于，两个所述n势垒区的间距为1μm～8μm。5.根据权利要求1所述的半导体器件，其特征在于，所述p+屏蔽区的注入离子为铝或者硼，注入离子的掺杂浓度为5×1017cm-3～1×1019cm-3。6.根据权利要求1所述的半导体器件，其特征在于，两个所述p+屏蔽区的间距为...

【专利技术属性】
技术研发人员：温正欣，张峰，申占伟，田丽欣，闫果果，赵万顺，王雷，刘兴昉，孙国胜，曾一平，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：北京,11