数据选通信号处理系统以及处理方法技术方案

一种数据选通信号(DQS)处理系统以及处理方法。计数电路输出多个计数信号，计数自存储器传递而来的数据选通信号于有效区间内的下降沿。或逻辑电路接收所述计数信号以及选通窗口起始控制信号，以产生选通窗口信号。过滤电路根据该选通窗口信号通过该数据选通信号。该选通窗口起始控制信号维持有效至少至所述计数信号之一开始跳变。

Data gating signal processing system and processing method

Data gating signal (DQS) processing system and processing method. The counting circuit outputs a plurality of counting signals to count the data transmitted from the memory, and the strobe signal is on the falling edge of the effective interval. Or a logic circuit receives the count signal and a strobe window start control signal to generate a strobe signal. The filter circuit selects the signal through the data according to the strobe signal. The gating window, the start control signal, remains valid, at least until one of the counting signals starts to jump.

【技术实现步骤摘要】
数据选通信号处理系统以及处理方法
本专利技术涉及数据选通信号(datastrobesignal，简称DQS)的处理。
技术介绍
存储器在接收主机的存储器控制器发出的读取指令后，会回传数据信号(DQ)以及数据选通信号(DQS)给存储器控制器，使存储器控制器根据该数据选通信号(DQS)的上升沿或/以及下降沿将数据自数据信号(DQ)撷取出。然而，数据选通信号(DQS)只有在有效区间内的波形振荡是用于数据信号(DQ)撷取。本
一项重要课题包括正确截到该数据选通信号(DQS)在该有效区间内的波形振荡，使存储器控制器得以正确自存储器取得数据。
技术实现思路
本专利技术提供一种数据选通信号(DQS)处理系统以及处理方法。根据本专利技术一种实施方式所实现的数据选通信号(DQS)处理系统包括计数电路、或逻辑电路、以及过滤电路。该计数电路输出多个计数信号，计数自存储器传递而来的数据选通信号于有效区间内的下降沿。该或逻辑电路接收所述计数信号以及选通窗口起始控制信号，以产生选通窗口信号。该过滤电路根据该选通窗口信号通过该数据选通信号。该选通窗口起始控制信号维持有效至少至所述计数信号之一开始跳变。根据本专利技术一种实施方式实现的数据选通信号处理方法，包括以下步骤：输出多个计数信号，计数自存储器传递而来的数据选通信号于有效区间内的下降沿；对所述计数信号以及选通窗口起始控制信号作或逻辑运算，以产生选通窗口信号；以及根据该选通窗口信号通过该数据选通信号。该选通窗口起始控制信号维持有效至少至所述计数信号之一开始跳变。本专利技术的前述数据选通信号处理系统以及处理方法以简单门电路而非复杂逻辑电路产生通过该数据选通信号的选通窗口信号，简单门电路(尤其当设置在存储器控制器的输入输出部分)可以直接接收存储器来的数据选通信号，不会产生信号延迟，可保证产生的选通窗口信号在该数据选通信号有效区间内的最后一个下降沿处及时关断选通窗口而不反应该数据选通信号的短脉冲干扰(glitch)。下文特举实施例，并配合所附图示，详细说明本
技术实现思路
。附图说明图1说明根据本专利技术一种实施方式所实现的数据选通信号(DQS)处理系统；图2以方块图说明芯片100的输入输出部分的该硅片管脚DQS_pad；图3图解该硅片管脚DQS_pad的一种实施方式；图4图解前导区间具备1T长度的本专利技术实施例各信号波形；以及图5图解前导区间具备2T长度的本专利技术实施例各信号波形。具体实施方式以下叙述列举本专利技术的多种实施例。以下叙述介绍本专利技术的基本概念，且并非意图限制本
技术实现思路
。实际专利技术范围应依照本申请的权利要求的范围来界定。图1说明根据本专利技术一种实施方式所实现的数据选通信号(DQS)处理系统。该数据选通信号(DQS)处理系统可实现在主机的存储器控制器的输入输出部分(I/Osection)之中，其中前述输入输出部分例如为硅片管脚(pad)DQS_pad。具有该硅片管脚DQS_pad的芯片100也可视为所述数据选通信号(DQS)处理系统。芯片100可能是芯片组(chipset)芯片；也可能是片上系统(SystemOnChip,SOC)主机芯片，该SOC主机芯片可能集成了处理器单元及芯片组等。芯片100包括存储器控制器102，用于控制存储器104。在一实施例中，该存储器104为动态随机存取存储器(DRAM)，该存储器控制器102为DRAM控制器。如图所示，存储器控制器102下达读取指令CMD给存储器104后，存储器104会回传数据信号(DQ)以及数据选通信号(DQS)，分别透过该芯片100的硅片管脚DQ_pad以及DQS_pad由该存储器控制器102接收。本专利技术在硅片管脚DQS中特别设计电路，使数据选通信号(DQS)经处理后方输入该存储器控制器102。该存储器控制器102因而得以正确地根据数据选通信号(DQS)的有效区间内的信号上升沿或/以及下降沿将数据自数据信号(DQ)撷取出。图2以方块图说明芯片100的输入输出部分的该硅片管脚DQS_pad。硅片管脚DQS_pad包括计数电路202、或逻辑电路204、以及过滤电路206。该计数电路102输出多个计数信号CNT0、CNT1，计数自该存储器104传递而来的数据选通信号DQS于有效区间内的下降沿。选通窗口起始控制信号TNI_S可用于指示该计数电路102的计算确实是在数据选通信号DQS的该有效区间。该选通窗口起始控制信号TNI_S维持有效(例如高电平)至少至所述计数信号CNT0、CNT1其中之一开始跳变。该或逻辑电路204接收所述计数信号CNT0、CNT1以及该选通窗口起始控制信号TNI_S，以产生选通窗口信号TNI_gate。如此一来，该选通窗口信号TNI_gate相关于所述计数信号CNT0、CNT1的跳变。该选通窗口信号TNI_gate会在该数据选通信号DQS的上述有效区间内的最后一个下降沿处跳变为无效，以及时关闭通过该数据选通信号DQS的选通窗口。该过滤电路206根据该选通窗口信号TNI_gate通过该数据选通信号DQS，余留其有效区间的信号振荡成过滤后的数据选通信号ZI_P。实际传送至该存储器控制器102内部的控制逻辑部分(图未绘示)的是该数据选通信号ZI_P。图3图解该硅片管脚DQS_pad的一种实施方式。以下对照图2方块图来讨论。该或逻辑电路204可以图3的或门OR1以及或门OR2实现。该或门OR1具有第一输入端接收所述计数信号CNT0、CNT1中的低位信号CNT0、以及第二输入端耦接该或门OR2的输出端。该或门OR2具有第一输入端接收所述计数信号CNT0、CNT1中的高位信号CNT1、以及第二输入端耦接该选通窗口起始控制信号TNI_S。该或门OR1的输出端提供该选通窗口信号TNI_gate。该计数电路202可以图3的两个D型触发器DFF1与DFF2、三个反相器Inv1、Inv2与Inv3、或门OR3以及异或门XOR实现。该数据选通信号DQS可经处理(图中实施例是经过与门AND2)或未经处理交由反相器Inv1耦接至该D型触发器DFF1的时钟信号输入端以及该D型触发器DFF2的时钟信号输入端。该D型触发器DFF1的输出端Q输出该低位信号CNT0。该D型触发器DFF2的输出端Q输出该高位信号CNT1。该异或门XOR接收该低位信号CNT0以及该高位信号CNT1、且产生信号输入该D型触发器DFF2的输入端D。该或门OR3的第一输入端耦接该低位信号CNT0。该反相器Inv2将该或门OR2的该输出端耦接至或门OR3的第二输入端。该反相器Inv3将该或门OR3的输出端耦接至该D型触发器DFF1的输入端D。此外，在一实施例中，如图所示，该D型触发器DFF1以及该D型触发器DFF2是根据重置信号COMPPD在该数据选通信号DQS的该有效区间之前重置。一种实施方式是使该重置信号COMPPD早于该数据选通信DQS号的该有效区间2T～3T设定为有效(例如升为高电平)。该重置信号COMPPD可由存储器控制器102内的硬件产生。该过滤电路206可以图3的与门AND1实现。该与门AND1具有第一输入端接收该选通窗口信号TNI_gate以及第二输入端耦接该数据选通信号DQS。该与门AND1的输出即过滤后的数据选通信号ZI_P。在图示实施方式中(并不意图来限定)，该过滤电路206还包本文档来自技高网...

【技术保护点】
一种数据选通信号处理系统，设置于存储器控制器的输入输出部分，其特征在于，包括：计数电路，输出多个计数信号，计数自存储器传递而来的数据选通信号于有效区间内的下降沿；或逻辑电路，接收所述计数信号以及选通窗口起始控制信号，以产生选通窗口信号；以及过滤电路，根据该选通窗口信号通过该数据选通信号，其中，该选通窗口起始控制信号维持有效至少至所述计数信号之一开始跳变。

【技术特征摘要】
1.一种数据选通信号处理系统，设置于存储器控制器的输入输出部分，其特征在于，包括：计数电路，输出多个计数信号，计数自存储器传递而来的数据选通信号于有效区间内的下降沿；或逻辑电路，接收所述计数信号以及选通窗口起始控制信号，以产生选通窗口信号；以及过滤电路，根据该选通窗口信号通过该数据选通信号，其中，该选通窗口起始控制信号维持有效至少至所述计数信号之一开始跳变。2.根据权利要求1所述的数据选通信号处理系统，其特征在于，该或逻辑电路还包括第一或门以及第二或门；该第一或门具有第一输入端接收所述计数信号中的低位信号、以及第二输入端耦接该第二或门的输出端；该第二或门具有第一输入端接收所述计数信号中的高位信号、以及第二输入端耦接该选通窗口起始控制信号；且该第一或门的输出端提供该选通窗口信号。3.根据权利要求2所述的数据选通信号处理系统，其特征在于，该计数电路还包括：第一D型触发器以及第二D型触发器；第一反相器，将该数据选通信号耦接至该第一D型触发器的时钟信号输入端以及该第二D型触发器的时钟信号输入端；第二反相器以及第三反相器；第三或门；以及异或门，其中：该第一D型触发器的输出端输出该低位信号；该第二D型触发器的输出端输出该高位信号；该异或门接收该低位信号以及该高位信号、且产生信号输入该第二D型触发器的输入端；该第三或门的第一输入端耦接该低位信号，且该第二反相器将该第二或门的该输出端耦接至该三或门的第二输入端；且该第三反相器将该第三或门的输出端耦接至该第一D型触发器的输入端。4.根据权利要求3所述的数据选通信号处理系统，其特征在于，该第一D型触发器以及该第二D型触发器是根据重置信号在该有效区间之前重置。5.根据权利要求1所述的数据选通信号处理系统，其特征在于，该过滤电路包括第一与门；且该第一与门具有第一输入端接收该选通窗口信号以及第二输入端耦接该数据选通信号。6.根据权利要求1所述的数据选通信号处理系统，其特征在于，该选通窗口信号根据所述计数信号在该有效区间内的最后一个下降沿处跳变为无效。7.根据权利要求1所述的数据选通信号处理系统，其特征在于，该选通窗口起始控制信号是由该存储器控制器的控制逻辑部分于该数据选通信号的前导区间内的低位区间内设定为有效。8.根据权利要求1所述的数据选通信号处理系统，其特征在于，该存储器控制器的控制逻辑部分于该数据选通信号的前导区间内的低位区间之前将选通窗口原始控制信号设定为有效，该选通窗口起始控制信号是在该数据选通信号进入该低位区间的下降沿处，根据该选通窗口原始控制信号跳变为有效。9.根据权利要求1所述的数据选通信号处理系统，其特征在于，还包括第三D型触发器，其中：该数据选通信号反相后耦接至该第三D型触发器的时钟信号输入端；该第三D型触发器是在该数据选通信号的前导区间内的低位区间之前重置；且该第三D型触发器的输出端提供该选通窗口起始控制信号。10.根据权利要求1所述的数据选通信号处理系统，其特征在于，该存储器控制器的控制逻辑部分将选通窗口原始控制信号设定为有效...

【专利技术属性】
技术研发人员：陈忱，吴晖，姜凡，司强，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海,31