脉冲生成单元、阵列基板、显示装置、驱动电路和方法制造方法及图纸

本发明专利技术实施例提供了一种脉冲生成单元、阵列基板、显示装置、驱动电路和方法，涉及显示技术领域，能够在一定程度上解决像素电极充电不足的问题，从而改善显示效果。脉冲生成单元包括：复位模块，用于响应于第一输入端的低电平使脉冲输出端输出低电平，复位模块还用于响应于第二输入端的低电平和第三输入端的低电平使脉冲输出端输出低电平；脉冲生成模块，用于响应于第一输入端的高电平、第二输入端的高电平和第三输入端的低电平使脉冲输出端输出高电平，脉冲生成模块还用于响应于第一输入端的高电平、第二输入端的低电平和第三输入端的高电平使脉冲输出端输出高电平。本方案主要用于液晶显示装置。

Pulse generating unit, array substrate, display device, driving circuit and method

The embodiment of the invention provides a pulse generating unit, array substrate, display device, drive circuit and method, relates to the field of display technology, can solve the problem of insufficient charging of the pixel electrode to a certain extent, so as to improve the display effect. The pulse generating unit includes a reset module, for low level in response to the first input terminal of the pulse output low, reset module is also used for low level in response to the second input terminal of the low level and a third input terminal of the pulse output low; pulse generating module for high level and low level input second in response to the first input terminal of the high level and a third input terminal of the pulse output high level pulse generating module is used for high level and high level second inputs in response to the first input terminal of the low level and a third input terminal of the pulse output high level. The scheme is mainly used for liquid crystal display device.

【技术实现步骤摘要】
脉冲生成单元、阵列基板、显示装置、驱动电路和方法
本专利技术涉及显示
，尤其涉及一种脉冲生成单元、阵列基板、显示装置、驱动电路和方法。
技术介绍
液晶显示装置包括由多条数据线和多条栅线交叉限定的多个子像素单元，多个子像素单元呈矩阵分布，每个子像素单元包括像素电极和薄膜晶体管，薄膜晶体管的源极连接于数据线，薄膜晶体管的漏极连接于像素电极，薄膜晶体管的栅极连接于栅线，栅线连接于栅极驱动电路，栅极驱动电路通过栅线控制薄膜晶体管的导通和截止，当薄膜晶体管导通时，数据线通过该薄膜晶体管给相应的像素电极提供数据电压，以对该像素电极进行充电。在显示过程中，对于每个子像素单元，其第N帧和第N+1时对应的数据电压的极性相反，例如，如图1所示，图1为现有技术中一子像素单元在第N帧和第N+1帧时的时序示意图，VGate为该子像素单元对应的栅线电压值，VData为该子像素单元对应的数据线电压值，VPixel为该子像素单元对应的像素电极电压值，栅线电压值VGate为高电平时该子像素单元对应的薄膜晶体管导通，此时子像素单元处于充电时间，在第N帧时，数据线电压值VGate在充电时间Tc内为正值，在充电时间Tc内，像素电极电压值VPixel逐渐升高，直到达到数据线电压值VData，然后像素电极电压值VPixel保持该电压值直到下一次充电，在第N+1帧，由于像素极性反转，数据线电压值VDate为负值，在充电时间Tc内，像素电极电压值VPixel从上一帧的正值逐渐降低，直到达到数据线电压值VDate。然而，随着分辨率的不断提升，薄膜晶体管的导通时间越来越短，可能导致在薄膜晶体管的导通时间内像素电极电压无法达到所需要的数据电压，即容易产生像素电极充电不足的问题，对显示效果造成不良影响。
技术实现思路
有鉴于此，本专利技术实施例提供了一种脉冲生成单元、阵列基板、显示装置、驱动电路和方法，能够在一定程度上解决像素电极充电不足的问题，从而改善显示效果。一方面，提供一种脉冲生成单元，包括：第一输入端、第二输入端、第三输入端和脉冲输出端；复位模块，用于响应于所述第一输入端的低电平使所述脉冲输出端输出低电平，所述复位模块还用于响应于所述第二输入端的低电平和所述第三输入端的低电平使所述脉冲输出端输出低电平；脉冲生成模块，用于响应于所述第一输入端的高电平、所述第二输入端的高电平和所述第三输入端的低电平使所述脉冲输出端输出高电平，所述脉冲生成模块还用于响应于所述第一输入端的高电平、所述第二输入端的低电平和所述第三输入端的高电平使所述脉冲输出端输出高电平。另一方面，提供一种栅极驱动电路，包括：第一时钟信号端、第二时钟信号端、脉冲生成单元和级联的多级移位寄存器；每级所述移位寄存器包括移位输入端、输出端、第一信号端、第二信号端和级联信号端；奇数级所述移位寄存器的第一信号端连接于所述第一时钟信号端，奇数级所述移位寄存器的第二信号端连接于所述第二时钟信号端；偶数级所述移位寄存器的第一信号端连接于所述第二时钟信号端，偶数级所述移位寄存器的第二信号端连接于所述第一时钟信号端；除第一级和第n级移位寄存器外，每级所述移位寄存器的移位输入端连接于上一级所述移位寄存器的级联信号端，所述n为大于2的整数；所述脉冲生成单元包括：第一输入端、第二输入端、第三输入端和脉冲输出端；复位模块，用于响应于所述第一输入端的低电平使所述脉冲输出端输出低电平，所述复位模块还用于响应于所述第二输入端的低电平和所述第三输入端的低电平使所述脉冲输出端输出低电平；脉冲生成模块，用于响应于所述第一输入端的高电平、所述第二输入端的高电平和所述第三输入端的低电平使所述脉冲输出端输出高电平，所述脉冲生成模块还用于响应于所述第一输入端的高电平、所述第二输入端的低电平和所述第三输入端的高电平使所述脉冲输出端输出高电平；所述第二输入端连接于第h级所述移位寄存器的级联信号端，所述h为小于n-1的正整数，所述第三输入端连接于第n-1级所述移位寄存器的级联信号端，所述脉冲输出端连接于第n级所述移位寄存器的移位输入端，当所述n为奇数时，所述第一输入端连接于所述第一时钟信号端，当所述n为偶数时，所述第一输入端连接于所述第二时钟信号端。另一方面，提供一种阵列基板，包括上述的栅极驱动电路。另一方面，提供一种显示装置，包括上述的阵列基板。另一方面，提供一种驱动方法，用于上述的栅极驱动电路，所述方法包括：当第i级移位寄存器输出高电平时，第i+j级移位寄存器输出高电平；当n为偶数，且h为奇数时，i的取值为h+1、h+2、h+3、…、m1，m1为大于n的整数；当n为偶数，且h为偶数时，i的取值为h、h+1、h+2、…、m2，m2为大于n的整数；当n为奇数，且h为奇数时，i取值为h、h+1、h+2…、m3，m3为大于n的整数；当n为奇数，且h为偶数时，i取值为h-1、h、h+1…、m4，m4为大于n的整数；j为大于或等于2的整数。本专利技术实施例中的脉冲生成单元、阵列基板、显示装置、驱动电路和方法，能够使第i行像素电极进行充电的同时，使第i+j行像素电极进行预充电，即使第i+j行像素电极在预充电时间时使用第i行像素电极电压进行充电，之后在第i+j行像素电极的充电时间使用第i+j行像素电极电压进行充电，j为大于或等于2的整数，与现有技术相比，增加了像素电极的充电时间，在一定程度上解决了像素电极充电不足的问题，从而改善了显示效果。另外，在现有技术的预充电方式中，后一行的预充电时间小于前一行的充电时间，因此前一行的像素电极电压被拉低后被拉回至数据线电压值的时间较短，容易导致像素电极充电不足的问题，而本专利技术实施例中，并不是在前一行的像素电极充电时对后一行的像素电极进行预充电，而是在第i行像素电极充电时，对第i+j行像素电极进行预充电，因此可以设置为第i+j行像素电极的预充电时间等于第i行像素电极的充电时间，在第i行像素电极进行充电的开始时刻，第i+j行像素电极同时进行预充电，因此，第i行像素电极和第i+j行像素电极同时从一种极性反转至另外一种极性，不会存在现有技术中在预充电时间内，两个像素电极的极性会相互影响的情况，因此不容易出现像素电极充电不足的问题。即，本专利技术实施例中的脉冲生成单元、阵列基板、显示装置、驱动电路和方法不管是对于行反转方式、列反转方式还是点反转方式都能增加像素电极的充电时间。【附图说明】为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。图1为现有技术中一种子像素单元在第N帧和第N+1帧时的时序示意图；图2为现有技术中位于同一列且相邻的两个子像素单元在第N帧和第N+1帧时的时序示意图；图3为本专利技术实施例中一种脉冲生成单元的结构框图；图4为本专利技术实施例中一种栅极驱动电路的电路示意图；图5为本专利技术实施例中另一种栅极驱动电路的电路示意图；图6为图4的栅极驱动电路中各端的信号时序图；图7为图4的第一级移位寄存器中各端的信号时序图；图8为图4的第二级移位寄存器中各端的信号时序图；图9为图4的第三极移位寄存器中各端的信号时序图；图10为图4的第四级移位本文档来自技高网...

【技术保护点】
一种脉冲生成单元，其特征在于，包括：第一输入端、第二输入端、第三输入端和脉冲输出端；复位模块，用于响应于所述第一输入端的低电平使所述脉冲输出端输出低电平，所述复位模块还用于响应于所述第二输入端的低电平和所述第三输入端的低电平使所述脉冲输出端输出低电平；脉冲生成模块，用于响应于所述第一输入端的高电平、所述第二输入端的高电平和所述第三输入端的低电平使所述脉冲输出端输出高电平，所述脉冲生成模块还用于响应于所述第一输入端的高电平、所述第二输入端的低电平和所述第三输入端的高电平使所述脉冲输出端输出高电平。

【技术特征摘要】
1.一种脉冲生成单元，其特征在于，包括：第一输入端、第二输入端、第三输入端和脉冲输出端；复位模块，用于响应于所述第一输入端的低电平使所述脉冲输出端输出低电平，所述复位模块还用于响应于所述第二输入端的低电平和所述第三输入端的低电平使所述脉冲输出端输出低电平；脉冲生成模块，用于响应于所述第一输入端的高电平、所述第二输入端的高电平和所述第三输入端的低电平使所述脉冲输出端输出高电平，所述脉冲生成模块还用于响应于所述第一输入端的高电平、所述第二输入端的低电平和所述第三输入端的高电平使所述脉冲输出端输出高电平。2.根据权利要求1所述的脉冲生成单元，其特征在于，还包括高电平端、低电平端和第一反相器；所述复位模块包括：第一晶体管，其控制端连接于所述第一输入端，其第一端连接于高电平端，其第二端连接于第一节点；第二晶体管，其控制端连接于所述第二输入端，其第一端连接于高电平端；第三晶体管，其控制端连接于所述第三输入端，其第一端连接于所述第二晶体管的第二端，其第二端连接于所述第一节点；所述脉冲生成模块包括：第四晶体管，其控制端连接于所述第一输入端，其第一端连接于第二节点，其第二端连接于所述第一节点；第五晶体管，其控制端连接于所述第二输入端，其第一端连接于低电平端，其第二端连接于所述第二节点；第六晶体管，其控制端连接于所述第三输入端，其第一端连接于低电平端，其第二端连接于所述第二节点；所述第一反相器的输入端连接于所述第一节点，所述第一反相器的输出端连接于所述脉冲输出端；所述第一晶体管、所述第二晶体管和所述第三晶体管为P型晶体管，所述第四晶体管、所述第五晶体管和所述第六晶体管为N型晶体管。3.根据权利要求2所述的脉冲生成单元，其特征在于，所述第一反相器包括：第七晶体管，其控制端连接于所述第一节点，其第一端连接于高电平端，其第二端连接于所述脉冲输出端；第八晶体管，其控制端连接于所述第一节点，其第一端连接于低电平端，其第二端连接于所述脉冲输出端；所述第七晶体管为P型晶体管，所述第八晶体管为N型晶体管。4.一种栅极驱动电路，其特征在于，包括：第一时钟信号端、第二时钟信号端、脉冲生成单元和级联的多级移位寄存器；每级所述移位寄存器包括移位输入端、输出端、第一信号端、第二信号端和级联信号端；奇数级所述移位寄存器的第一信号端连接于所述第一时钟信号端，奇数级所述移位寄存器的第二信号端连接于所述第二时钟信号端；偶数级所述移位寄存器的第一信号端连接于所述第二时钟信号端，偶数级所述移位寄存器的第二信号端连接于所述第一时钟信号端；除第一级和第n级移位寄存器外，每级所述移位寄存器的移位输入端连接于上一级所述移位寄存器的级联信号端，所述n为大于2的整数；所述脉冲生成单元包括：第一输入端、第二输入端、第三输入端和脉冲输出端；复位模块，用于响应于所述第一输入端的低电平使所述脉冲输出端输出低电平，所述复位模块还用于响应于所述第二输入端的低电平和所述第三输入端的低电平使所述脉冲输出端输出低电平；脉冲生成模块，用于响应于所述第一输入端的高电平、所述第二输入端的高电平和所述第三输入端的低电平使所述脉冲输出端输出高电平，所述脉冲生成模块还用于响应于所述第一输入端的高电平、所述第二输入端的低电平和所述第三输入端的高电平使所述脉冲输出端输出高电平；所述第二输入端连接于第h级所述移位寄存器的级联信号端，所述h为小于n-1的正整数，所述第三输入端连接于第n-1级所述移位寄存器的级联信号端，所述脉冲输出端连接于第n级所述移位寄存器的移位输入端，当所述n为奇数时，所述第一输入端连接于所述第一时钟信号端，当所述n为偶数时，所述第一输入端连接于所述第二时钟信号端。5.根据权利要求4所述的栅极驱动电路，其特征在于，所述脉冲生成单元还包括高电平端、低电平端和第一反相器；所述复位模块包括：第一晶体管，其控制端连接于所述第一输入端，其第一端连接于高电平端，其第二端连接于第一节点；第二晶体管，其控制端连接于所述第二输入端，其第一端连接于高电平端；第三晶体管，其控制端连接于所述第三输入端，其第一端连接于所述第二晶体管的第二端，其第二端连接于所述第一节点；所述脉冲生成模块包括：第四晶体管，其控制端连接于所述第一输入端，其第一端连接于第二节点，其第二端连接于所述第一节点；第五晶体管，其控制端连接于所述第二输入端，其第一...

【专利技术属性】
技术研发人员：黄强灿，彭涛，
申请(专利权)人：厦门天马微电子有限公司，
类型：发明
国别省市：福建,35