A shift register unit and its driving method, the gate drive circuit, and the array substrate, wherein the shift register unit includes an input circuit, the connection between the signal input end and pull node is configured to pull the input signal to the output node; sub circuit connected to the pull between the node and the signal output end. Is configured to pull on the node under the control of the output signal to the pulse signal; the sub circuit is connected between the reset, reset end, pull-up node and the signal output terminal is configured to control a reset end, the pull-up node and the signal output end of the reset and clock signal selection; the circuit, the input clock signal is connected to the first end and the second end of the clock signal, a first output end connected to the output circuit, configured to control the first end and the second end of the control Level to select whether the first clock signal or the second clock signal is supplied to the output sub circuit. Thus, the display panel can switch freely under two different display modes of 2D and 3D, and can realize simultaneous scanning of the double grid lines in the 3D display.
【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路及其驱动方法
本公开涉及显示
,具体涉及一种移位寄存器单元、包括多级移位寄存器的栅极驱动电路及其驱动方法。
技术介绍
在包括像素阵列的液晶显示面板的显示过程中,利用栅极驱动电路产生驱动显示面板上的像素的栅线电压。通过栅极驱动电路输出栅线电压,逐行扫描各像素。近几年随着非晶硅薄膜工艺的不断提高,可以将栅极驱动电路集成在薄膜晶体管阵列基板上构成GOA(GatedriverOnArray)而对栅线进行驱动。采用GOA驱动,将GOA单元直接制成在液晶面板上,可以简化工艺,降低了成本,而且容易实现窄边框。通常,可以采用由多级移位寄存器单元构成的GOA为像素阵列的各行栅线提供开关信号,从而控制多行栅线依序打开,并由数据线向像素阵列中对应行的像素输入显示数据信号,以形成显示图像的各灰阶所需要的灰度电压,进而显示每一帧图像。目前,3D(Three-Dimensional)显示越来越得到市场上消费者的青睐,作为一种主流的3D显示技术,3D快门式显示技术由于具有画面分辨率较高、成本较低、立体效果较好等优势得到市场的广泛认可。然而3D快门式显示技术同样存在一定不足,如受到液晶响应时间的影响,出现串扰现象(上一帧画面残留到下一帧,导致重影)。为了解决串扰问题,一般在左右眼信号之间采用插黑技术来降低串扰现象。由于3D快门式显示技术是左右眼交替接收信号,所以对显示的帧频要求较高,一般要求120Hz。采用插黑技术之后,帧频需要提升一倍或更高。然而,采用高频率驱动对于液晶面板的充电饱和度有很大的影响,并且需要对栅极集成电路做出很大改动,增加设计难度和系统 ...
【技术保护点】
一种移位寄存器单元,包括:输入子电路(101),连接信号输入端和上拉节点之间,被配置为向上拉节点输入信号;输出子电路(102),连接在上拉节点和信号输出端之间,被配置为在上拉节点的控制下,向信号输出端输出脉冲信号;复位子电路(103),连接在复位端、上拉节点和信号输出端之间,被配置为在复位端的控制下,对上拉节点和信号输出端进行复位;以及时钟信号选择子电路(104),其输入端连接到第一时钟信号端和第二时钟信号端,控制端连接到第一控制端和第二控制端,第一输出端连接到输出子电路,被配置为根据第一控制端和第二控制端的电平来选择向输出子电路提供第一时钟信号还是第二时钟信号。
【技术特征摘要】
1.一种移位寄存器单元,包括:输入子电路(101),连接信号输入端和上拉节点之间,被配置为向上拉节点输入信号;输出子电路(102),连接在上拉节点和信号输出端之间,被配置为在上拉节点的控制下,向信号输出端输出脉冲信号;复位子电路(103),连接在复位端、上拉节点和信号输出端之间,被配置为在复位端的控制下,对上拉节点和信号输出端进行复位;以及时钟信号选择子电路(104),其输入端连接到第一时钟信号端和第二时钟信号端,控制端连接到第一控制端和第二控制端,第一输出端连接到输出子电路,被配置为根据第一控制端和第二控制端的电平来选择向输出子电路提供第一时钟信号还是第二时钟信号。2.根据权利要求1所述的移位寄存器单元,还包括下拉节点控制子电路(105),其连接到上拉节点(PU)和时钟信号选择子电路(104)的第二输出端,被配置为根据时钟信号选择子电路提供的第一时钟信号或第二时钟信号以及上拉节点的电平,控制下拉节点的电平。3.根据权利要求2所述的移位寄存器单元,其中,移位寄存器还包括下拉子电路(106),连接到下拉节点、上拉节点和信号输出端,被配置为根据下拉节点的电平对上拉节点和信号输出端进行下拉。4.根据权利要求3所述的移位寄存器单元,其中,移位寄存器还包括辅助控制子电路(107),连接到上拉节点(PU)、信号输出端和时钟信号选择子电路(104)的第二输出端,被配置为根据时钟信号选择子电路提供的时钟信号,辅助控制上拉节点和信号输出端的电平。5.根据权利要求1-4任一项所述的移位寄存器单元,其中,输入子电路包括:输入晶体管(M1),其控制极和第一极连接到信号输入端,第二极连接到上拉节点;输出子电路包括:输出晶体管(M3),其控制极连接到上拉节点,第一极连接到时钟信号选择子电路的第一输出端,第二极连接到信号输出端;以及电容(C1),其第一端连接到上拉节点,第二端连接到信号输出端;以及复位子电路(103)包括:第一复位晶体管(M2),其控制极连接到复位端,第一极连接到上拉节点,第二极连接到第一电源端;以及第二复位晶体管(M4),其控制极连接到复位端,第一极连接到信号输出端,第二极连接到第一电源端。6.根据权利要求1-4任一项所述的移位寄存器单元,其中,时钟信号选择子电路(104)包括:第一选择晶体管(T1),其控制极连接到第一控制端,第一极连接到第一时钟信号端,第二极连接到时钟信号选择子电路的第一输出端;第二选择晶体管(T2),其控制极连接到第二控制端,第一极连接到第二时钟信号端,第二极连接到时钟信号选择子电路的第一输出端。7.根据权利要求6所述的移位寄存器单元,其中,时钟信号选择子电路(104)还包括:第三选择晶体管(T3),其控制极连接到第一控制端,第一极连接到第二时钟信号端,第二极连接到时钟信号选择子电路的第二输出端;第四选择晶体管(T4),其控制极连接到第二控制端,第一极连接到第一时钟信号端,第二极连接到第三选择晶体管的第二极。8.根据权利要求2-4任一项所述的移位寄存器单元,其中,其中,下拉节点控制子电路(105)包括:第一下拉控制晶体管(M9),其控制极和第一极连接到时钟信号选择子电路的第二输出端,第二极连接到下拉控制节点(PD_CN);第二下拉控制晶体管(M5),其控制极连接到下拉控制节点(PD_CN),第一极连接到第一下拉控制晶体管(M9)的第一极,第二极连接到下拉节点;第三下拉控制晶体管(M8),其控制极连接到上拉节点,第一极连接到下拉控制节点,第二极连接到第一电源端;以及第四下拉控制晶体管(M6),其控制极连接到上拉节点,第一极连接到下拉节点,第二极连接到第一电源端。9.根据权利要求3-4任一项所述的移位寄存器单元,其中,下拉子电路(106)包括:第一下...
【专利技术属性】
技术研发人员:赵剑,王慧,
申请(专利权)人:京东方科技集团股份有限公司,合肥鑫晟光电科技有限公司,
类型:发明
国别省市:北京,11
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