数字滤波设备制造技术

本发明专利技术涉及一种数字滤波设备，包括依次连接的CIC抽取装置、FIR滤波器和CIC插值装置，CIC抽取装置接收待滤波信号数据后，可以得到多路并行数据，通过CIC抽取装置对多路并行数据进行抽取下变频，FIR滤波器对下变频后的信号进行滤波，最后通过CIC插值装置对滤波后的信号进行插值上变频，将其频率恢复到原来待滤波信号数据的频率，得到最终的滤波结果；本方案将原频率信号下变频后滤波，再将滤波后的信号上变频至原频率，配合FIR滤波器系数可配置，实现对高带宽内任意频率的信号进行滤波处理；利用多路并行结构，可对输入数据实时处理(无需先存储后处理)，在较小的系统时钟下实现高带宽信号的实时滤波处理。

【技术实现步骤摘要】
数字滤波设备
本专利技术涉及信号滤波
，特别是涉及一种数字滤波设备。
技术介绍
在信号滤波领域，往往需要应用不同截止频率的数字滤波器，不同截止频率的数字滤波器可以对不同带宽信号进行滤波处理。目前，较为常用的数字滤波器有基于FPGA(FieldProgrammableGateArray，现场可编程逻辑阵列)的并行数字滤波器等。对于基于FPGA的并行数字滤波器，当输入信号的带宽过高时，需要采样频率会超过系统时钟频率，例如，当输入信号的带宽超过五百兆赫兹时，则采样频率要大于千兆赫兹(由采样定律可知：采样频率需大于两倍的信号最高频率)，当前FPGA器件的系统时钟频率通常为数百兆赫兹，所以基于FPGA的并行数字滤波器结构无法完成高带宽信号的滤波处理。因此，上述基于FPGA的并行数字滤波器对高带宽信号的滤波处理效果较差。
技术实现思路
基于此，有必要针对传统的基于FPGA的并行数字滤波器对高带宽信号的滤波处理效果较差的问题，提供一种数字滤波设备。一种数字滤波设备，包括CIC抽取装置、FIR滤波器和CIC插值装置；CIC抽取装置接收并行的Pi1路待滤波信号数据，根据预设抽取系数对并行的Pi1路待滤波信号数据进行抽取处理，输出Pc1路抽取数据，其中，Pi1为大于0的整数，Pc1为大于0的整数；FIR滤波器根据预设滤波系数对并行的Pc1路抽取数据进行滤波处理，输出Pc2路滤波数据，其中，Pc2为大于0的整数；CIC插值装置根据预设插值系数对并行的各路滤波数据进行插值处理，输出Pi2路滤波结果数据，其中，Pi2为大于0的整数。根据上述本专利技术的数字滤波设备，其包括依次连接的CIC抽取装置、FIR滤波器和CIC插值装置，CIC抽取装置接收待滤波信号数据后，可以得到多路并行数据，通过CIC抽取装置对多路并行数据进行抽取下变频，FIR滤波器对下变频后的信号进行滤波，最后通过CIC插值装置对滤波后的信号进行插值上变频，将其频率恢复到原来待滤波信号数据的频率，得到最终的滤波结果；本方案将原频率信号下变频后滤波，再将滤波后的信号上变频至原频率，配合FIR滤波器系数可配置，可以实现对高带宽内任意频率的信号进行滤波处理；数字滤波设备中前级使用CIC抽取装置进行下变频可以减少由于采样率不足而造成的频谱混叠，后级使用CIC插值装置进行上变频可以实现抗镜像滤波，以此可以减少上变频和下变频对高频率信号滤波的影响；同时，利用多路并行结构，可对输入数据实时处理(无需先存储后处理)，在较小的系统时钟下实现高带宽信号的实时滤波处理。附图说明图1为其中一个实施例的数字滤波设备的结构示意图；图2(a)为其中一个实施例的CIC抽取装置的结构示意图；图2(b)为其中一个实施例的CIC抽取装置的结构示意图；图3(a)为其中一个实施例的单级并行CIC抽取装置的结构示意图；图3(b)为其中一个实施例的单级并行CIC抽取装置的结构示意图；图3(c)为其中一个实施例的单级并行CIC插值装置的结构示意图；图3(d)为其中一个实施例的单级并行CIC插值装置的结构示意图；图4为其中一个实施例的并行积分模块的结构示意图；图5为其中一个实施例的并行疏状模块的结构示意图；图6(a)为其中一个实施例的FIR滤波器的结构示意图；图6(b)为其中一个实施例的数据分配延迟链模块的结构示意图；图7为其中一个实施例的数据分配延迟链模块与单级并行FIR滤波器的接连示意图；图8为其中一个实施例的数据分配延迟链模块与单级并行FIR滤波器的接连示意图；图9为其中一个实施例的数字滤波设备的结构示意图；图10为其中一个实施例的数字滤波设备的结构示意图；图11为其中一个实施例的数字滤波设备的结构示意图；图12为其中一个实施例的数字滤波设备的应用场景图。具体实施方式为使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本专利技术，并不限定本专利技术的保护范围。参见图1所示，为本专利技术的数字滤波设备的结构示意图。该实施例中的数字滤波设备，包括CIC抽取装置100、FIR滤波器200和CIC插值装置300；CIC是指级联积分疏状滤波，FIR滤波器是指有限长单位冲击响应滤波器；CIC抽取装置100接收并行的Pi1路待滤波信号数据，根据预设抽取系数对并行的Pi1路待滤波信号数据进行抽取处理，输出Pc1路抽取数据，其中，Pi1为大于0的整数，Pc1为大于0的整数；FIR滤波器200根据预设滤波系数对并行的Pc1路抽取数据进行滤波处理，输出Pc2路滤波数据，其中，Pc2为大于0的整数；CIC插值装置300根据预设插值系数对并行的各路滤波数据进行插值处理，输出Pi2路滤波结果数据，其中，Pi2为大于0的整数。在本实施例中，数字滤波设备，其包括依次连接的CIC抽取装置、FIR滤波器和CIC插值装置，CIC抽取装置接收待滤波信号数据后，可以得到多路并行数据，通过CIC抽取装置对多路并行数据进行抽取下变频，FIR滤波器对下变频后的信号进行滤波，最后通过CIC插值装置对滤波后的信号进行插值上变频，将其频率恢复到原来待滤波信号数据的频率，得到最终的滤波结果；本方案将原频率信号下变频后滤波，再将滤波后的信号上变频至原频率，配合FIR滤波器系数可配置，可以实现对高带宽内任意频率的信号进行滤波处理；数字滤波设备中前级使用CIC抽取装置进行下变频可以减少由于采样率不足而造成的频谱混叠，后级使用CIC插值装置进行上变频可以实现抗镜像滤波，以此可以减少上变频和下变频对高频率信号滤波的影响；同时，利用多路并行结构，可对输入数据实时处理(无需先存储后处理)，在较小的系统时钟下实现高带宽信号的实时滤波处理。需要说明的是，CIC抽取装置的输入端输入的是数字信号。由于本专利技术多并行结构可以在系统运行时钟有限而资源允许的情况下，理论上可实现任意带宽信号的高速实时滤波处理。假设输入数据并行数为Pin，本专利技术系统运行时钟频率为fsys，另外本专利技术中各模块使用流水线结构可实现实时处理输入数据，即可以在每个系统时钟输入一次数据，每个系统时钟周期内可输入数据量为Pin，因此本专利技术可处理信号的最大采样率fs为：fs＝fsys×Pin只要增大Pin就可以增大能处理信号的最大采样率，即可以增大能处理信号的带宽。当然增大Pin会导致资源使用增大，所以只要资源允许，无论fsys多小(当然大于0)只要增大Pin即可满足任何频率信号的滤波处理。使用普通单并行结构滤波器是无法实现这一特性的。优选的，Pi1与Pi2可以相同，使输入的待滤波数据量与输出的滤波后数据量相同，从而使用本专利技术或旁路本专利技术都不影响信号的后级处理，Pc1与Pc2相同，使FIR滤波器的输入数据量和输出数据量相同，在FIR滤波器对信号进行滤波处理后保证信号的完整性。可选的，Pi1、Pi2、Pc1、与Pc2可以为1，此时实际为单并行结构；Pi1、Pi2、Pc1、与Pc2可以为大于1的整数，此时实际为多并行结构。在其中一个实施例中，如图2(a)所示，CIC抽取装置100包括输出端、输入端依次连接的Ncic1个单级并行CIC抽取装置110，第1至Ncic1-1个单级并行CIC抽取装置110均具备Pi1个输入端和Pi1个输出端，第Ncic本文档来自技高网...

【技术保护点】
一种数字滤波设备，其特征在于，包括CIC抽取装置(100)、FIR滤波器(200)和CIC插值装置(300)；CIC抽取装置(100)接收并行的P

【技术特征摘要】
1.一种数字滤波设备，其特征在于，包括CIC抽取装置(100)、FIR滤波器(200)和CIC插值装置(300)；CIC抽取装置(100)接收并行的Pi1路待滤波信号数据，根据预设抽取系数对并行的Pi1路待滤波信号数据进行抽取处理，输出Pc1路抽取数据，其中，Pi1为大于0的整数，Pc1为大于0的整数；FIR滤波器(200)根据预设滤波系数对并行的Pc1路抽取数据进行滤波处理，输出Pc2路滤波数据，其中，Pc2为大于0的整数；CIC插值装置(300)根据预设插值系数对并行的各路滤波数据进行插值处理，输出Pi2路滤波结果数据，其中，Pi2为大于0的整数。2.根据权利要求1所述的数字滤波设备，其特征在于：CIC抽取装置(100)包括输出端、输入端依次连接的Ncic1个单级并行CIC抽取装置(110)，第1至Ncic1-1个单级并行CIC抽取装置(110)均具备Pi1个输入端和Pi1个输出端，第Ncic1个单级并行CIC抽取装置(110)具备Pi1个输入端和Pc1个输出端，第1个单级并行CIC抽取装置(110)的Pi1个输入端作为CIC抽取装置(100)的Pi1个输入端，第Ncic1个单级并行CIC抽取装置(110)的Pc1个输出端作为CIC抽取装置(100)的Pc1个输出端；CIC插值装置(300)包括输出端、输入端依次连接的Ncic2个单级并行CIC插值装置(310)，第1至Ncic2-1个单级并行CIC插值装置(310)均具备Pc2个输入端和Pc2个输出端，第Ncic2个单级并行CIC插值装置(310)具备Pc2个输入端和Pi2个输出端；第1个单级并行CIC插值装置(310)的Pc2个输入端作为CIC插值装置(300)的Pc2个输入端，第Ncic1个单级并行CIC插值装置(310)的Pi2个输出端作为CIC插值装置(300)的Pi2个输出端；Ncic1、Ncic2均为大于0的整数。3.根据权利要求2所述的数字滤波设备，其特征在于：单级并行CIC抽取装置(110)包括输出端、输入端依次连接的Ni1个并行积分模块(112)、并行抽取模块(114)、Nc1个并行疏状模块(116)以及第一增益调整模块(118)，Ni1和Nc1均为大于0的整数；每个并行积分模块(112)具备Pi1个输入端和Pi1个输出端，并行抽取模块(114)具备Pi1个输入端和Pc1个输出端，每个并行疏状模块(116)具备Pc1个输入端和Pc1个输出端；第1至Ncic1-1个单级并行CIC抽取装置(110)中的各第一增益调整模块(118)具备Pc1个输入端和Pi1个输出端，第Ncic1个单级并行CIC抽取装置(110)中的第一增益调整模块具备Pc1个输入端和Pc1个输出端；单级并行CIC插值装置(310)包括输出端、输入端依次连接的Nc2个并行疏状模块(312)、并行插值模块(314)、Ni2个并行积分模块(316)以及第二增益调整模块(318)；每个并行疏状模块(312)具备Pc2个输入端和Pc2个输出端，并行插值模块(314)具备Pc2个输入端和Pi2个输出端，每个并行积分模块(316)具备Pi2个输入端和Pi2个输出端；第1至Ncic2-1个单级并行CIC插值装置(310)中的各第二增益调整模块(318)具备Pi2个输入端和Pc2个输出端，第Ncic2个单级并行CIC插值装置(310)中的第二增益调整模块具备Pi2个输入端和Pi2个输出端。4.根据权利要求3所述的数字滤波设备，其特征在于，并行积分模块包括器件矩阵[Ai,j]，其中，1≤i≤p，1≤j≤p，p为所述并行积分模块的并行通道数，i、j、p均为整数；第i行第i-1列的器件Ai,i-1和第p列的器件Ai,p均为加法器，器件矩阵[Ai,j]中剩余的器件为存储延迟寄存器；器件矩阵[Ai,j]中每一行的器件依次连接，第i行第i-1列的加法器Ai,i-1依次连接；存储延迟寄存器A1,1的输入端与加法器A2,1的第一输入端连接，加法器Ak,k-1的输出端与加法器Ak+1,k的第一输入端连接，同时加法器Ak,k-1的输出端与存储延迟寄存器Ak,k的输入端连接，其中，2≤k≤p-1，k为整数；存储延迟寄存...

【专利技术属性】
技术研发人员：周立功，胡祀鹏，
申请(专利权)人：广州致远电子股份有限公司，
类型：发明
国别省市：广东,44