半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供基底，沿延伸方向包括用于形成沟道通孔的第一区域和位于第一区域两侧的第二区域，沿第一区域指向第二区域的方向为第一方向，与第一方向垂直的是第二方向；在基底上形成叠层结构；在叠层结构上形成具有多个图形开口的光刻胶层，图形开口沿第一方向和第二方向呈类矩阵排列，与第二区域相邻的图形开口为第一开口，剩余为第二开口，第一开口尺寸大于第二开口尺寸，且第一开口沿第一方向的尺寸大于沿第二方向的尺寸；以光刻胶层为掩膜刻蚀叠层结构，形成沟道通孔。通过本发明专利技术技术方案，避免第一开口对应的沟道通孔尺寸过小且难以露出基底的问题、以及第一开口和相邻第二开口间距过小的问题。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
半导体存储器可以根据其操作性质分为易失性存储器和非易失性存储器。易失性存储器在缺少外加电源时丢失存储的数据，易失性存储器包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等等；非易失性存储器包括只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等等。目前，闪速存储器是一种重要的非易失性存储器类型，其包括NOR(或非)型闪速存储器和NAND(与非)型闪速存储器。随着对集成度和存储容量需求的不断发展，3D(三维)NAND存储器应运而生。3DNAND存储器是一种基于平面NAND存储器的新型产品，3DNAND存储器的主要特色是将平面结果转化为立体结构，大大节省了硅片面积，降低了制造成本。但是，现有技术3DNAND存储器的性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，提高3DNAND存储器的性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包沿延伸方向括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；在所述基底上形成叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层形成于相邻的第一材料层之间；在所述叠层结构上形成光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸；以所述光刻胶层为掩膜，刻蚀所述叠层结构，在所述叠层结构内形成露出所述基底的沟道通孔。可选的，所述第一开口沿所述第一方向的尺寸与沿所述第二方向的尺寸的差值为2nm至3nm。可选的，所述第一开口沿所述第二方向的尺寸与所述第二开口沿所述第二方向的尺寸的差值为1nm至2nm。可选的，在平行于所述基底表面的方向上，所述第二开口的截面形状为圆形，所述第一开口的截面形状为椭圆形；所述第一开口沿所述第二方向的尺寸大于所述第二开口的直径。可选的，在所述第一方向上，相邻行图形开口交错排布。可选的，在所述第一方向上，所述矩阵的行数为奇数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口与相邻行第一图形开口的间距相等；或者，在所述第一方向上，所述矩阵的行数为偶数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。可选的，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距的差值为2nm至3nm。可选的，所述第一材料层为氧化硅层，所述第二材料层为氮化硅层。可选的，在所述基底上形成叠层结构后，在所述叠层结构上形成光刻胶层之前，所述形成方法还包括：在所述叠层结构上形成硬掩膜层；刻蚀所述叠层结构的步骤包括：以所述光刻胶层为掩膜，刻蚀所述硬掩膜层；去除所述光刻胶层；去除所述光刻胶层后，以图形化的所述硬掩膜层为掩膜，刻蚀所述叠层结构。可选的，所述硬掩膜层的材料为碳、氮化硅、或氮化硅和氧化硅的叠层材料。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；位于所述基底上的叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层位于相邻的第一材料层之间；位于所述叠层结构上的光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸。可选的，所述第一开口沿所述第一方向的尺寸与沿所述第二方向的尺寸的差值为2nm至3nm。可选的，所述第一开口沿所述第二方向的尺寸与所述第二开口沿所述第二方向的尺寸的差值为1nm至2nm。可选的，在平行于所述基底表面的方向上，所述第二开口的截面形状为圆形，所述第一开口的截面形状为椭圆形；所述第一开口沿所述第二方向的尺寸大于所述第二开口的直径。可选的，在所述第一方向上，相邻行图形开口交错排布。可选的，在所述第一方向上，所述矩阵的行数为奇数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口与相邻行第一图形开口的间距相等；或者，在所述第一方向上，所述矩阵的行数为偶数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。可选的，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距的差值为2nm至3nm。可选的，所述第一材料层为氧化硅层，所述第二材料层为氮化硅层。可选的，所述半导体结构还包括：位于所述叠层结构和光刻胶层之间的硬掩膜层。可选的，所述硬掩膜层的材料为碳、氮化硅、或氮化硅和氧化硅的叠层材料。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供一种半导体结构的形成方法的技术方案，包括：提供基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；在所述基底上形成叠层结构；在叠层结构上形成光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸。本专利技术通过使所述第一开口尺寸大于所述第二开口尺寸、且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸的方案，一方面，所述第一开口为与所述第二区域相邻的图形开口，即所述第一开口位于所述第一区域的边界处，在半导体制造中，刻蚀所述叠层结构以形成沟道通孔时，对所述第一开口位置处的叠层结构和所述第二开口位置处的叠层结构的刻蚀负载效应(loadingeffect)不同，因此通过本专利技术所述技术方案，可以避免所述第一开口对应的沟道通孔尺寸过小且难以露出所述基底的问题，从而可以避免沟道电流无法导通的问题，改善了外孔电流特性；另一方面，可以避免所述第一开口和相邻第二开口间距过小的问题，在半导体制造中，通常在相邻所述沟道通孔之间的叠层结构内形成字线开口，并向所述字线开口内填充金属层，因此可以避免对后续向所述第一开口和相邻第二开口所对应沟道通孔之间的本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；在所述基底上形成叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层形成于相邻的第一材料层之间；在所述叠层结构上形成光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸；以所述光刻胶层为掩膜，刻蚀所述叠层结构，在所述叠层结构内形成露出所述基底的沟道通孔。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；在所述基底上形成叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层形成于相邻的第一材料层之间；在所述叠层结构上形成光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸；以所述光刻胶层为掩膜，刻蚀所述叠层结构，在所述叠层结构内形成露出所述基底的沟道通孔。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口沿所述第二方向的尺寸与所述第二开口沿所述第二方向的尺寸的差值为1nm至2nm。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口沿所述第一方向的尺寸与沿所述第二方向的尺寸的差值为2nm至3nm。4.如权利要求1所述的半导体结构的形成方法，其特征在于，在平行于所述基底表面的方向上，所述第二开口的截面形状为圆形，所述第一开口的截面形状为椭圆形；所述第一开口沿所述第二方向的尺寸大于所述第二开口的直径。5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一方向上，相邻行图形开口交错排布。6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一方向上，所述矩阵的行数为奇数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口与相邻行第一图形开口的间距相等；或者，在所述第一方向上，所述矩阵的行数为偶数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。7.如权利要求6所述的半导体结构的形成方法，其特征在于，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距的差值为2nm至3nm。8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一材料层为氧化硅层，所述第二材料层为氮化硅层。9.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述基底上形成叠层结构后，在所述叠层结构上形成光刻胶层之前，所述形成方法还包括：在所述叠层结构上形成硬掩膜层；刻蚀所述叠层结构的步骤包括：以所述光刻胶层为掩膜，刻蚀所述硬掩膜层；去除所述光刻胶层；去除所述...

【专利技术属性】
技术研发人员：何佳，黄海辉，刘藩东，杨要华，洪培真，夏志良，霍宗亮，冯耀斌，陈保友，曹清晨，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42