半导体器件以及改善半导体器件性能的方法技术

一种半导体器件以及改善半导体器件性能的方法，改善半导体器件性能的方法包括：对栅极结构两侧的基底进行非晶化离子注入形成具有非晶层，包括第一非晶层、第二非晶层、以及第三非晶层，第一非晶层位于栅极结构下方的部分基底内；刻蚀去除第二非晶层以及位于第二非晶层下方的第二厚度的基底，在非晶层中形成第一凹槽，在第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽；在第三凹槽内填充满有机材料层；对第二凹槽侧壁进行刻蚀以形成sigma形凹陷；在第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满应力层。本发明专利技术提高了沟道区受到的应力，使得半导体器件的载流子迁移率得到提高，改善半导体器件的电学性能。

【技术实现步骤摘要】
半导体器件以及改善半导体器件性能的方法
本专利技术涉及半导体制作
，特别涉及一种半导体器件以及改善半导体器件性能的方法。
技术介绍
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS晶体管中的电子，PMOS晶体管中的空穴)迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。目前，采用嵌入式锗硅(EmbeddedSiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS晶体管的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，以提高PMOS晶体管的性能。采用嵌入式碳硅(EmbeddedSiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS晶体管的源区和漏区；形成所述碳硅材料是为了引入硅和碳硅之间晶格失配形成的拉应力，以提高NMOS晶体管的性能。嵌入式锗硅技术或嵌入式碳硅技术的引入在一定程度上可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件的载流子迁移率仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体器件以及改善半导体器件性能的方法，提高半导体器件的载流子迁移率。为解决上述问题，本专利技术提供一种改善半导体器件性能的方法，包括：提供基底，所述基底表面形成有栅极结构；对所述栅极结构两侧的基底进行非晶化离子注入，在所述栅极结构两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、与所述第一非晶层相邻接的第二非晶层、以及与所述第二非晶层相邻接的第三非晶层，其中，所述第一非晶层位于栅极结构下方的部分基底内；刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；在所述第三凹槽内填充满有机材料层；在形成所述有机材料层之后，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷；去除所述有机材料层；在所述第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满应力层。可选的，所述非晶化离子注入的注入离子为硅离子或锗离子。可选的，所述第一厚度为2纳米至6纳米。可选的，所述第二厚度为8纳米至10纳米；所述第二凹槽的深度为6纳米至8纳米。可选的，所述第一非晶层的宽度尺寸为1纳米至2纳米；所述第三非晶层的宽度尺寸为1纳米至2纳米。可选的，形成所述非晶层的工艺步骤包括：形成覆盖所述栅极结构顶部表面和侧壁表面、以及基底表面的第二图形层，所述第二图形层内具有第一开口，所述第一开口暴露出栅极结构两侧的基底表面；以所述第二图形层为掩膜，对所述栅极结构两侧的基底进行所述非晶化离子注入。可选的，所述非晶化离子注入的工艺参数包括：注入能量为3kev至6kev，注入剂量为1E14atom/cm2至5E15atom/cm2，注入角度为0度至20度。可选的，以所述具有第一开口的第二图形层为掩膜，刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底。可选的，在形成所述应力层之前，对所述第一非晶层以及第三非晶层进行晶化处理，所述晶化处理适于使第一非晶层以及第三非晶层的材料转化为单晶态材料。可选的，所述有机材料层的材料为ODL材料、BARC材料或DUO材料。可选的，采用旋转涂覆工艺形成所述有机材料层；采用灰化工艺去除所述有机材料层。可选的，采用各向同性刻蚀工艺，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷。可选的，所述各向同性刻蚀工艺为湿法刻蚀，刻蚀液体为四甲基氢氧化铵溶液。可选的，在形成所述应力层之前，还包括步骤：在所述第三凹槽底部和侧壁表面、具有sigma形凹陷的第二凹槽侧壁表面、以及第一凹槽侧壁表面形成扩散阻挡层。可选的，采用外延工艺形成所述扩散阻挡层；所述扩散阻挡层的材料为掺杂有碳离子或者锗离子的硅。可选的，采用外延工艺形成所述应力层。可选的，所述应力层的材料为SiGe、SiB、SiGeB、SiC、SiP或SiCP。可选的，所述应力层的材料为SiP或SiCP时，在形成应力层的过程中原位自掺杂P离子，其中，P离子浓度为1E21atom/cm3至5E22atom/cm3。可选的，所述基底包括衬底以及位于衬底表面的分立的鳍部。可选的，所述基底包括第一区域和第二区域，其中，所述第一区域和第二区域的区域类型不同。本专利技术还提供一种半导体器件，包括：基底，所述基底表面形成有栅极结构；位于所述栅极结构两侧基底内的第一凹槽；位于所述第一凹槽下方的第二凹槽、以及位于所述第二凹槽下方的第三凹槽，其中，所述第一凹槽、第二凹槽以及第三凹槽相互贯穿，且所述第二凹槽侧壁具有伸入至栅极结构下方基底内的sigma型凹陷；填充满所述第一凹槽、具有sigma型凹陷的第二凹槽、以及第三凹槽的应力层。可选的，所述第一凹槽深度为2纳米至6纳米；所述第二凹槽的深度为6纳米至8纳米；所述第三凹槽的深度为8纳米至10纳米；所述sigma型凹陷伸入至栅极结构下方基底内的宽度尺寸为1纳米至2纳米。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的改善半导体器件性能的方法的技术方案中，对栅极结构两侧的基底进行非晶化离子注入，在栅极结构两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、第二非晶层以及第三非晶层，且所述第一非晶层位于栅极结构下方的部分基底内；刻蚀去除第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；然后在第三凹槽内填充满有机材料层；接着，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷，由于有机材料层的阻挡作用，所述刻蚀工艺不会对第三凹槽进行刻蚀，且由于第一非晶层和第二非晶层的阻挡作用，所述刻蚀工艺不会对第一凹槽侧壁进行刻蚀，避免sigma形凹陷过于靠近基底表面，还避免sigma形凹陷过于远离基底表面，使得形成的sigma形凹陷与沟道区的距离较近，进而使得应力层对沟道区施加的应力作用得到提高，改善半导体器件的载流子迁移率。并且，由于仅对第二凹槽进行刻蚀以形成sigma形凹陷，使得形成的sigma形凹陷伸入至栅极结构下方基底内的宽度尺寸较小，栅极结构下方基底被刻蚀去除的量相对较少，尤其对于鳍式场效应管而言，栅极结构下方的鳍部被刻蚀去除的量较少，避免栅极结构下方的鳍部发生断裂问题。进一步，所述第一非晶层的宽度尺寸为1纳米至2纳米；所述第三非晶层的宽度尺寸为1纳米至2纳米，使得在刻蚀第二凹槽侧壁的过程中，所述第一非晶层和第三非晶层起到较强的刻蚀阻挡作用，避免所述刻蚀工艺对第一凹槽侧壁进行刻蚀。更进一步，所述应力层的材料为SiP或SiCP时，在形成应力层的过程中原位自掺杂P离子，其中，P离子浓度为1E21atom/cm3至5E22atom/cm3，所述P离子对应力层的晶格常本文档来自技高网...

【技术保护点】
一种改善半导体器件性能的方法，其特征在于，包括：提供基底，所述基底表面形成有栅极结构；对所述栅极结构两侧的基底进行非晶化离子注入，在所述栅极结构两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、与所述第一非晶层相邻接的第二非晶层、以及与所述第二非晶层相邻接的第三非晶层，其中，所述第一非晶层位于栅极结构下方的部分基底内；刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；在所述第三凹槽内填充满有机材料层；在形成所述有机材料层之后，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷；去除所述有机材料层；在所述第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满应力层。

【技术特征摘要】
1.一种改善半导体器件性能的方法，其特征在于，包括：提供基底，所述基底表面形成有栅极结构；对所述栅极结构两侧的基底进行非晶化离子注入，在所述栅极结构两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、与所述第一非晶层相邻接的第二非晶层、以及与所述第二非晶层相邻接的第三非晶层，其中，所述第一非晶层位于栅极结构下方的部分基底内；刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；在所述第三凹槽内填充满有机材料层；在形成所述有机材料层之后，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷；去除所述有机材料层；在所述第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满应力层。2.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述非晶化离子注入的注入离子为硅离子或锗离子。3.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述第一厚度为2纳米至6纳米。4.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述有机材料层的厚度为8纳米至10纳米；所述第二凹槽的深度为6纳米至8纳米。5.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述第一非晶层的宽度尺寸为1纳米至2纳米；所述第三非晶层的宽度尺寸为1纳米至2纳米。6.如权利要求1所述改善半导体器件性能的方法，其特征在于，形成所述非晶层的工艺步骤包括：形成覆盖所述栅极结构顶部表面和侧壁表面、以及基底表面的第二图形层，所述第二图形层内具有第一开口，所述第一开口暴露出栅极结构两侧的基底表面；以所述第二图形层为掩膜，对所述栅极结构两侧的基底进行所述非晶化离子注入。7.如权利要求1或6所述改善半导体器件性能的方法，其特征在于，所述非晶化离子注入的工艺参数包括：注入能量为3kev至6kev，注入剂量为1E14atom/cm2至5E15atom/cm2，注入角度为0度至20度。8.如权利要求6所述改善半导体器件性能的方法，其特征在于，以所述具有第一开口的第二图形层为掩膜，刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底。9.如权利要求1所述改善半导体器件性能的方法，其特征在于，在形成所述应力层之前，对所述第一非晶层以及第...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31