半导体模块制造技术

一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以被配置为对外部信号进行缓冲以产生传输信号。第一芯片可以被配置为对传输信号进行缓冲以产生用于执行第一存储单元的内部操作的第一内部信号。第二芯片可以被配置为对传输信号进行缓冲以产生用于执行第二存储单元的内部操作的第二内部信号。

【技术实现步骤摘要】
半导体模块相关申请的交叉引用本申请要求2015年12月7日提交的申请号为10-2015-0172956的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
本公开的实施例总体涉及一种被配置用于降低信号的加载时间的半导体模块。
技术介绍
诸如计算机系统或通信系统的电子系统可以包括用于将数据储存在其中的多个半导体模块。双列直插存储器模块(DIMM)已经被开发出来，并被广泛用作数据收发器。每个DIMM可以包括多个芯片，且所述多个芯片可以安装在衬底的两个表面上以增大DIMM的集成度。布置在衬底的每个表面上的输入/输出(I/O)焊盘可以电隔离，且数据可以经由I/O焊盘来传输。此外，包括寄存器时钟驱动器(RCD)的寄存式DIMM(RDIMM)被广泛用来降低外部信号(诸如数据、时钟信号、命令和地址)的加载时间。RCD可以储存外部信号，以及将储存的外部信号输出给包括在RDIMM中的半导体芯片。一般而言，存储器模块可以设计有连接至同一地址和数据总线的两组或更多独立组的芯片(例如，DRAM芯片)，且每组芯片可以被称作排(rank)。即，每排的芯片可以同时地操作。根据每个半导体模块中包括的排的数量，半导体模块通常可以分为单排半导体模块或“N”排半导体模块(其中，“N”表示等于或大于2的自然数)。在单排半导体模块中，单排半导体模块所包括的全部半导体芯片可以同时地操作。在“N”排半导体模块中，N个排可以独立操作，而每排中包括的全部半导体芯片可以同时地操作。附图说明图1是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。图2和图3是图示包括图1中所示的芯片的半导体模块的示例代表的框图。图4是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。图5是图示包括图4中所示的芯片的半导体模块的示例代表的框图。图6是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。图7是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。图8是图示包括图6和图7中所示的芯片的半导体模块的示例代表的框图。图9是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。图10是图示根据一个实施例的包括在半导体模块中的芯片的示例代表的框图。图11和图12图示了布置在包括图9和图10中所示的芯片的半导体模块中的内部互连线的配置的示例代表。图13是图示包括图1至图12中所示的半导体模块中的至少一种的电子系统的配置的示例代表的框图。具体实施方式各种实施例可以针对半导体模块。根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以对外部信号进行缓冲以产生传输信号。第一芯片可以对传输信号进行缓冲以产生用于执行第一存储单元的内部操作的第一内部信号。第二芯片可以对传输信号进行缓冲以产生用于执行第二存储单元的内部操作的第二内部信号。根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以对外部信号进行缓冲以产生用于执行第一存储单元的内部操作的第一内部信号。第一芯片可以对第一内部信号进行缓冲以产生第一传输信号。第二芯片可以对第一传输信号进行缓冲以产生用于执行第二存储单元的内部操作的第二内部信号。根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以对第一外部信号进行缓冲以产生第一传输信号，从第一传输信号产生第一内部信号，从第二传输信号产生第二内部信号，以及接收第一内部信号和第二内部信号以产生第一选中信号和第二选中信号，第一选中信号和第二选中信号可以被锁存以执行第一存储单元的内部操作。第二芯片可以对第二外部信号进行缓冲以产生第二传输信号，从第二传输信号产生第三内部信号，从第一传输信号产生第四内部信号，以及接收第三内部信号和第四内部信号以产生第三选中信号和第四选中信号，第三选中信号和第四选中信号可以被锁存以执行第二存储单元的内部操作。根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以对第一外部信号进行缓冲以产生第一内部信号，对第一内部信号进行缓冲以产生第一传输信号，延迟第一内部信号以产生第一延迟信号，对第二传输信号进行缓冲以产生第二内部信号，以及接收第一延迟信号和第二内部信号以产生第一选中信号和第二选中信号，第一选中信号和第二选中信号被锁存以执行第一存储单元的内部操作。第二芯片可以对第二外部信号进行缓冲以产生第三内部信号，对第三内部信号进行缓冲以产生第二传输信号，延迟第三内部信号以产生第二延迟信号，对第一传输信号进行缓冲以产生第四内部信号，以及接收第二延迟信号和第四内部信号以产生第三选中信号和第四选中信号，第三选中信号和第四选中信号可以被锁存以执行第二存储单元的内部操作。在各种实施例中，第一外部信号可以包括用于访问第一存储单元的地址信息以及用于执行第一存储单元的内部操作的命令信息，以及第二外部信号可以包括用于访问第二存储单元的地址信息以及用于执行第二存储单元的内部操作的命令信息。在各种实施例中，第一芯片可以包括第一输入缓冲器、输出缓冲器和第二输入缓冲器，第一输入缓冲器对第一外部信号进行缓冲以产生并输出第一内部信号，输出缓冲器对第一内部信号进行缓冲以产生第一传输信号，第二输入缓冲器对第二传输信号进行缓冲以产生第二内部信号。在各种实施例中，第一芯片可以包括延迟第一内部信号以产生第一延迟信号的延迟电路。在各种实施例中，第一芯片可以包括第一选择器和第二选择器，第一选择器基于模式选择信号而选择并输出第一延迟信号或第二内部信号作为第一选中信号，第二选择器基于模式选择信号而选择并输出第一延迟信号或第二内部信号作为第二选中信号。在各种实施例中，第一芯片可以包括锁存第一选中信号和第二选中信号的锁存器电路。根据一个实施例，一种半导体模块可以包括第一芯片和第二芯片。第一芯片可以接收外部输入数据以产生可以被储存在第一存储单元阵列中的第一输入数据，将从第一存储单元阵列输出的第一输出数据或第一传输数据输出作为外部输出数据，以及对外部输入数据进行缓冲以产生第二传输数据。第二芯片可以接收第二传输数据以产生可以被储存在第二存储单元阵列中的第二输入数据，将从第二存储单元阵列输出的第二输出数据输出作为第一传输数据。在各种实施例中，第一芯片可以在第一芯片的读取操作期间对第一输出数据进行缓冲以产生第三输出数据，以及可以对第一输出数据进行缓冲以将缓冲的第一输出数据输出作为外部输出数据。在各种实施例中，第一芯片可以在第一芯片的写入操作期间对外部输入数据进行缓冲以产生第一输入数据，以及可以将第一输入数据转变为并行数据以将并行数据储存在第一存储单元阵列中。在各种实施例中，第二芯片可以在第二芯片的读取操作期间对第二输出数据进行缓冲以产生第一传输数据，而第一芯片可以在第二芯片的读取操作期间对第一传输数据进行缓冲以将缓冲的第一传输数据输出作为外部输出数据。在各种实施例中，第一芯片可以在第二芯片的写入操作期间对外部输入数据进行缓冲以产生第二传输数据，而第二芯片可以在第二芯片的写入操作期间对第二传输数据进行缓冲以产生第二输入数据，以及可以将第二输入数据转变为并行数据以将并行数据储存在第二存储单元阵列中。在各种实施例中，第一芯片可以包括缓冲器控制信号发生电路，所述缓冲器控制信号发生电路基于读取信号、写入信号、第本文档来自技高网...

【技术保护点】
一种半导体模块，包括：第一芯片，被配置为对外部信号进行缓冲以产生传输信号，以及被配置为对传输信号进行缓冲以产生用于执行第一存储单元的内部操作的第一内部信号；以及第二芯片，被配置为对传输信号进行缓冲以产生用于执行第二存储单元的内部操作的第二内部信号。

【技术特征摘要】
2015.12.07 KR 10-2015-01729561.一种半导体模块，包括：第一芯片，被配置为对外部信号进行缓冲以产生传输信号，以及被配置为对传输信号进行缓冲以产生用于执行第一存储单元的内部操作的第一内部信号；以及第二芯片，被配置为对传输信号进行缓冲以产生用于执行第二存储单元的内部操作的第二内部信号。2.如权利要求1所述的半导体模块，其中，外部信号包括用于访问第一存储单元和第二存储单元的地址信息以及用于执行第一存储单元的内部操作和第二存储单元的内部操作的命令信息。3.如权利要求1所述的半导体模块，其中，第一芯片包括：输入/输出I/O缓冲器，被配置为基于缓冲器使能信号而对外部信号进行缓冲以产生并输出传输信号；以及输入缓冲器，被配置为对传输信号进行缓冲以产生第一内部信号。4.如权利要求3所述的半导体模块，其中，第一芯片还包括锁存器电路，所述锁存器电路被配置为锁存第一内部信号以及被配置为基于内部命令而从第一内部信号提取地址和锁存命令。5.如权利要求4所述的半导体模块，其中，第一芯片还包括：命令解码器，被配置为对锁存命令进行解码以产生内部命令；以及地址解码器，被配置为对地址进行解码以访问第一存储单元。6.如权利要求1所述的半导体模块，其中，第二芯片包括输入缓冲器，所述输入缓冲器被配置为对传输信号进行缓冲以产生第二内部信号。7.如权利要求6所述的半导体模块，其中，第二芯片还包括锁存器电路，所述锁存器电路被配置为锁存第二内部信号以及被配置为基于内部命令而从第二内部信号提取地址和锁存命令。8.一种半导体模块，包括：第一芯片，被配置为对外部信号进行缓冲以产生用于执行第一存储单元的内部操作的第一内部信号，以及被配置为对第一内部信号进行缓冲以产生第一传输信号；以及第二芯片，被配置为对第一传输信号进行缓冲以产生用于执行第二存储单元的内部操作的第二内部信号。9.如权利要求8所述的半导体模块，其中，外部信号包括用于访问第一存储单元和第二存储单元的地址信息以及用于执行第一存储单元的内部操作和第二存储单元的内部操作的命令信息。10.如权利要求8所述的半导体模块，其中，第一芯片包括：输入缓冲器，被配置为对外部信号进行缓冲以产生第一内部信号；以及输出缓冲器，被配置为对第一内部信号进行缓冲以产生并输出第一传输信号。11.如权利要求10所述的半导体模块，其中，第一芯片还包括：延迟电路，被配置为基于延迟使能信号而延迟第一内部信号以产生延迟信号；以及锁存器电路，被配置为锁存延迟信号以及被配置为基...

【专利技术属性】
技术研发人员：金昌铉，李在真，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR