一种中型PLC系统技术方案

本发明专利技术公开了一种中型PLC系统，包括处理器，处理器包括第一CPU、第二CPU和FPGA，第一CPU运行Linux系统软件，管理外设、处理通信数据和与上位机交互；第二CPU中运行PLC软件系统，执行PLC用户程序、管理扩展模块和进行运动控制轨迹规划；FPGA负责运动控制指令执行、本地IO管理、扩展总线管理和EtherCat协议解析。本发明专利技术的中型PLC系统功耗小、系统性能好、开发周期短，产品成本较低。

【技术实现步骤摘要】
一种中型PLC系统[
]本专利技术涉及可编程逻辑控制器，尤其涉及一种中型PLC系统。[
技术介绍
]随着电子技术、计算机技术、通信网络控制技术和工业自动化控制技术的飞速发展和日益普及，在工业控制系统领域中，诞生于上世纪60年代的可编程逻辑控制器(PLC)的功能日益强大，已经由传统的单机PLC控制/网络通信朝向网络化大规模PLC系统发展，在轨道交通、石化等领域已出现万点以上大规模PLC系统的应用需求。中型PLC除了具有基本运算能力，即逻辑运算、定时、计数、移位等功能，一般还具有整数及浮点运算、数制转换、PID调节、中断控制及联网功能，可用于复杂的逻辑运算及闭环控制场合。部分中型PLC还可以进行矩阵运算和函数运算，完成数据管理工作，具有较强的数据处理、模拟调节、特殊功能函数运算、监视、记录、打印、通信联网、中断控制、智能控制和远程控制等功能，可以和其他计算机构成分布式生产过程综合控制管理系统。由于中型PLC系统对CPU的运算速度，总线带宽的数据吞吐量，中断响应时延，任务调度周期等关键指标都有苛刻的要求，普通的嵌入式系统的解决方案难以胜任。中型PLC系统除了要求极高的串行数据运算能力，由于系统带宽较高，单周期内的数据吞吐量极高，因此对并行处理能力要求较高。通常情况下，中型PLC系统都采用分立的多处理器协同工作，运算、指令执行、通信任务处理、运动控制、扩展模块管理等任务分别由不同的处理器负责，多处理器之间的通信开销较大，系统硬件和软件的复杂度均很高。传统的中型PLC系统存在以下缺点：由于普通处理器的串行运算特性，传统的单处理器架构难以同时满足高速运算、高带宽、快速响应中断、任务切换及时、扩展定时刷新、精准运动控制等多项严苛需求；多处理器架构处理器与处理器之间的连接信号非常多，硬件电路设计非常复杂，硬件可靠性大大降低；多处理器架构处理器与处理器之间的通信开销很大，处理器之间的通信带宽有限，难以满足需求；系统的有效运算载荷较低，并且软件设计非常复杂，系统可靠性大大降低；硬件系统很难承载工业领域比较流行的通信协议，特别是EtherCat等高吞吐量、通信延时极小的工业以太网通信。[
技术实现思路
]本专利技术要解决的技术问题是提供一种系统功耗低、系统性能好、开发周期短，产品成本低的中型PLC系统。为了解决上述技术问题，本专利技术采用的技术方案是，一种中型PLC系统，包括处理器，处理器包括第一CPU、第二CPU和FPGA，第一CPU运行Linux系统软件，管理外设、处理通信数据和与上位机交互；第二CPU中运行PLC软件系统，执行PLC用户程序、管理扩展模块和进行运动控制轨迹规划；FPGA负责运动控制指令执行、本地IO管理、扩展总线管理和EtherCat协议解析。以上所述的中型PLC系统，第一CPU与第二CPU之间通过128位宽的高速AXI总线互联。以上所述的中型PLC系统，包括以太网接口、USB接口、RS485接口、SD卡接口、高速IO接口和CAN接口，以太网接口、USB接口、RS485接口、SD卡接口、高速IO接口和CAN接口接第一CPU。以上所述的中型PLC系统，包括DDR3存储器和QspiFlsh存储器，DDR3存储器挂接在AlteraSoC处理器的DDR控制器下，作为第一CPU和第二CPU执行代码和数据存储器，同时作为第一CPU与第二CPU交互数据的缓存区；QspiFlash存储器挂接在AlteraSoC处理器的Flash控制器下，用来存储所有的系统软件，系统上电后系统引导程序自动从QspiFlash存储器中加载系统软件。以上所述的中型PLC系统，FPGA包括运动控制模块、扩展总线协议解析模块、通信协议解析模块、IO接口模块和CPU接口模块；运动控制模块接收第二CPU下发的运动轨迹和速度、加速度、加加速度和轴间插补关系数据，进行运动速度、运动轨迹的精确规划，并控制多个轴同时单步或协同运动，反馈定位轴当前的运动状态，进行异常处理；扩展总线协议解析模块在系统上电时通过扩展总线对扩展模块编址，然后在收到第二CPU的配置信息后依次配置各个扩展模块的配置区使其正常工作，配置完成后就按周期刷新扩展模块工作区的数据，将扩展模块的最新状态存放在FPGA内的RAM缓存区中供第二CPU读取；IO接口模块管理处理器的本地IO接口，进行输入输出滤波，或者向第二CPU发起中断；CPU接口模块负责FPGA与第一CPU、第二CPU的数据交互、外设共享管理。以上所述的中型PLC系统，包括扩展模块和扩展总线，扩展模块包括IO扩展模块、定位轴扩展模块、高速计数扩展模块、AD/DA特殊功能模块和通信扩展模块；扩展总线采用高速差分Qspi总线结合单编址线、同步线和复位线组成，扩展总线由FPGA管理。以上所述的中型PLC系统，所述的处理器是AlteraSoC处理器。本专利技术的中型PLC系统功耗小、系统性能好、开发周期短，产品成本较低。[附图说明]下面结合附图和具体实施方式对本专利技术作进一步详细的说明。图1是本专利技术实施例中型PLC系统的结构框图。[具体实施方式]本专利技术实施例如图1所示，是基于AlteraSoC架构的中型PLC系统，采用AMP方案；在HPS侧的两个ARM核中的CPU1运行Linux系统，主要管理外设、处理通信数据、与上位机交互等；在CPU2中运行PLC软件系统，主要执行PLC用户程序、管理扩展模块、进行运动控制轨迹规划等；FPGA侧主要进行运动控制指令执行、本地IO管理、扩展总线管理、EtherCat协议解析。本专利技术实施例的中型PLC系统包括ALTERASOC处理器和高速扩展模块，ALTERASOC处理器与扩展模块之间通过高速spi总线相连，ALTERASOC处理器向高速扩展模块提供工作电源，ALTERASOC处理器作为主站管理所有挂接在总线上的扩展模块，总线上最多可挂接32个高速扩展模块。ALTERASOC处理器集成了两个Cortex-A9的ARM内核CPU1、CPU2和一个FPGA，内核CPU1与CPU2之间通过128位宽的高速AXI总线互联。CPU1运行Linux操作系统，运行系统级的用户程序，管理外设，处理串口、CAN口通信数据，与上位机交互(用户程序上/下载、监控、在线修改)，记录系统运行信息等；CPU2运行PLC内核，负责PLC用户程序执行、逻辑处理、扩展模块管理、运动控制轨迹规划；DDR3挂接在Soc芯片的DDR控制器下，作为CPU1、CPU2的执行代码和数据存储器，同时作为CPU1与CPU2交互数据的缓存区；QspiFlash挂接在Soc芯片的Flash控制器下，用来存储所有的系统软件(包含Preloader、u-boot、DeviceTree、Linux内核和文件系统、PLC内核、FPGA软件)，系统上电后系统引导程序自动从QspiFlash中加载系统软件；SD卡挂接在Soc芯片的SD卡控制器下，主要用来存储系统日志、PLC用户程序、用户数据等；USB口挂接在Soc芯片的USB控制器下，主要用来与上位机交互(用户程序上/下载、监控、在线修改)；两个以太网口分别挂接在两个MAC控制器下，MAC控制器通过硬件描述语言在FPGA侧的硬线逻辑中实现，主要用来实现工业以太网通信协议，通过FPGA的部分重配置技术可以分时实现EtherCat本文档来自技高网...

【技术保护点】
一种中型PLC系统，其特征在于，包括处理器，处理器包括第一CPU、第二CPU和FPGA，第一CPU运行Linux系统软件，管理外设、处理通信数据和与上位机交互；第二CPU中运行PLC软件系统，执行PLC用户程序、管理扩展模块和进行运动控制轨迹规划；FPGA负责运动控制指令执行、本地IO管理、扩展总线管理和EtherCat协议解析。

【技术特征摘要】
1.一种中型PLC系统，其特征在于，包括处理器，处理器包括第一CPU、第二CPU和FPGA，第一CPU运行Linux系统软件，管理外设、处理通信数据和与上位机交互；第二CPU中运行PLC软件系统，执行PLC用户程序、管理扩展模块和进行运动控制轨迹规划；FPGA负责运动控制指令执行、本地IO管理、扩展总线管理和EtherCat协议解析。2.根据权利要求1所述的中型PLC系统，其特征在于，第一CPU与第二CPU之间通过128位宽的高速AXI总线互联。3.根据权利要求1所述的中型PLC系统，其特征在于，包括以太网接口、USB接口、RS485接口、SD卡接口、高速IO接口和CAN接口，以太网接口、USB接口、RS485接口、SD卡接口、高速IO接口和CAN接口接第一CPU。4.根据权利要求1所述的中型PLC系统，其特征在于，包括DDR3存储器和QspiFlash存储器，DDR3存储器挂接在AlteraSoC处理器的DDR控制器下，作为第一CPU和第二CPU执行代码和数据存储器，同时作为第一CPU与第二CPU交互数据的缓存区；QspiFlash存储器挂接在AlteraSoC处理器的Flash控制器下，用来存储所有的系统软件，系统上电后系统引导程序自动从QspiFlash存储器中加载系统软件。...

【专利技术属性】
技术研发人员：陈敏锐，龙思玲，陈继明，谷鹏，
申请(专利权)人：深圳市麦格米特控制技术有限公司，
类型：发明
国别省市：广东,44