抗共模干扰电路及包含其的高速接收机制造技术

技术编号:15623889 阅读:123 留言:0更新日期:2017-06-14 05:45
本发明专利技术公开了一种抗共模干扰电路及包含其的高速接收机。其中该抗共模干扰电路包括:第一负载元件,其一端与第一输入端耦接;第一晶体管,其第一连接端与第一负载元件的另一端耦接;第二负载元件,其一端与第一晶体管的第二连接端耦接,另一端与第二输入端耦接;第二晶体管,其第一连接端与第一晶体管的第一连接端耦接;第三晶体管,其第一连接端与第二晶体管的第二连接端耦接,其第二连接端与第一晶体管的第二连接端耦接;以及电容元件,耦接于第二晶体管的第二连接端与一参考点之间。该抗共模干扰电路可提供稳定的共模电压。

【技术实现步骤摘要】
抗共模干扰电路及包含其的高速接收机
本专利技术涉及通信
,尤其涉及一种抗共模干扰电路及包含其的高速接收机。
技术介绍
MIPI(MobileIndustryProcessorInterface,移动产业处理器接口)是由MIPI联盟定义的为移动应用处理器制定的开发标准和规范。该接口用于定义移动应用处理器与外设(例如显示模组、照相机、外部存储及音/视频设备等)之间的通信协议,其最底层的物理层(D-PHY)主要用于提供处理器与外设之间的同步连接。在物理层协议提供的高速(High-Speed)功能中包括一个高速发射机(HS-TX)及一个高速接收机(HS-RX)。图1为根据现有MIPID-PHY协议示例的高速接收机的结构简图。如图1所示,该高速接收机为一差分接收机,使用差分的PMOS晶体管作为输入级电路。此外该接收机还包括有耦接在第一输入引脚电极Dp与第二输入引脚电极Dn之间的阻抗为ZID的终端电阻及电容元件CCM1,其中电容CCM1用于抑制共模(Common-Mode)干扰。图2为根据一示例示出的终端负载实现的等效电路图。如图2所示,其中第一电阻元件Z1’一端耦接第一输入引脚电极Dp,另一端连接第一晶体管M1的漏极。第一晶体管M1的源极与第二晶体管M2的漏极耦接。第一晶体管M1和第二晶体管M2的栅极与一使能信号输入端Pe耦接,接收并受控于一使能信号。第二电阻元件Z2’一端耦接第二晶体管M2的源极,另一端耦接第二输入引脚电极Dn。第一电阻元件Z1’和第二电阻元件Z2’各自的阻抗分别为ZID/2。电容元件CCM1耦接在参考点(如接地点)与第一晶体管M1的源极之间。为了使电容元件CCM1的电压VCM1=(VDP+VDN)/2,即等于VDP与VDN之间的共模电压,从而使得电容元件CCM1起到抑制共模干扰的作用,需要使第一晶体管M1和第二晶体管M2导通时的导通电阻Ron_M1与Ron_M2相等。但在实际电路中,在输入不同的差分电流信号时,因为第一晶体管M1及第二晶体管M2的源极电压及漏极电压均不相等,使得M1和M2的导通电阻Ron_M1与Ron_M2也随之不同,而并不相等。因此由第一输入引脚电极Dp与第二输入引脚电极Dn之间的电阻分压而得到的VCM1的值不稳定。图3为对图2所示电路中的共模电压的仿真结果。从图3中可以看出,当输入差分信号“0”和“1”时,VCM1的幅度变化大致为1mv。
技术实现思路
有鉴于此,本专利技术提供了一种可提供稳定共模电压的高速接收机及其包含的抗共模干扰电路。本专利技术的额外方面和优点将部分地在下面的描述中阐述,并且部分地将从描述中变得显然,或者可以通过本专利技术的实践而习得。本专利技术一方面公开了一种抗共模干扰电路,包括:第一负载元件,其一端与第一输入端耦接;第一晶体管,其第一连接端与所述第一负载元件的另一端耦接;第二负载元件,其一端与所述第一晶体管的第二连接端耦接,另一端与第二输入端耦接;第二晶体管,其第一连接端与所述第一晶体管的第一连接端耦接;第三晶体管,其第一连接端与所述第二晶体管的第二连接端耦接,其第二连接端与所述第一晶体管的第二连接端耦接;以及电容元件,耦接于所述第二晶体管的第二连接端与一参考点之间。于一实施例中,所述第一负载元件与所述第二负载元件的阻抗值相等。于另一实施例中,所述第一晶体管、所述第二晶体管及所述第三晶体管各自的第三连接端均与一使能信号输入端耦接,接收并受控于一使能信号。于再一实施例中,所述第一负载元件与所述第二负载元件均为电阻元件。于再一实施例中,所述第一晶体管、所述第二晶体管及所述第三晶体管均为N沟道场效应晶体管。于再一实施例中,所述第一晶体管、所述第二晶体管及所述第三晶体管的第一连接端与第二连接端第三连接端分别为其各自的漏极与源极。于再一实施例中,所述第一晶体管、所述第二晶体管及所述第三晶体管均为P沟道场效应晶体管。于再一实施例中,所述第一晶体管、所述第二晶体管及所述第三晶体管的第一连接端与第二连接端分别为其各自的源极与漏极。于再一实施例中,所述参考点为一接地点。本专利技术再一方面提供了一种高速接收机,包括:上述任一种抗共模干扰电路,耦接于第一输入端与第二输入端之间;以及输入级电路,耦接于所述第一输入端与所述第二输入端之间,包括:第四晶体管与第五晶体管;其中所述第四晶体管的栅极与所述第一输入端耦接;所述第五晶体管的栅极与所述第二输入端耦接。本专利技术提供的抗共模干扰电路及包含其的高速接收机,通过采用与两个串联晶体管与另一个晶体管并联的电路取代现有的两个串联晶体管,可提供更为稳定的共模电压,提高抗共模干扰性能;此外,可有效降低晶体管的整体尺寸,降低电路的面积。附图说明通过参照附图详细描述其示例实施方式,本专利技术的上述和其它特征及优点将变得更加明显。图1为根据现有MIPID-PHY协议示例的高速接收机的结构简图。图2为根据一示例示出的采用电阻实现图1中的终端负载的等效电路图。图3为对图2所示电路中的共模电压的仿真结果。图4为根据一示例实施例示出的抗共模干扰电路图示意图。图5为抗共模干扰电路30的共模电压的仿真结果。图6为根据一示例实施例示出的高速接收机的电路图。具体实施方式现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的实施方式;相反,提供这些实施方式使得本专利技术将全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构,因而将省略对它们的重复描述。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中,提供许多具体细节从而给出对本专利技术的实施方式的充分理解。然而,本领域技术人员应意识到,没有所述特定细节中的一个或更多,或者采用其它的方法、组元等,也可以实践本专利技术的技术方案。在其它情况下,不详细示出或描述公知结构或者操作以避免模糊本专利技术。图4为根据一示例实施例示出的抗共模干扰电路图示意图。如图4所示,抗共模干扰电路30包括:第一负载元件Z1、第二负载元件Z2、第一晶体管M3、第二晶体管M4、第三晶体管M5及电容元件CM2。其中,第一负载元件Z1耦接于第一输入引脚电极Dp与第一晶体管M3的第一连接端点N31(如图4所示,以第一晶体管M3为N沟道晶体管为例,则第一连接端点N31为其漏极)之间。第二负载元件Z2耦接于第二输入引脚电极Dn与第一晶体管M3的第二连接端点N32(以第一晶体管M3为N沟道晶体管为例,则第二连接端点N32为其源极)之间。第一负载元件Z1与第二负载元件Z2的阻抗相等。在一些实施例中,第一负载元件Z1与第二负载元件Z2均可以如图4所示为阻抗相等的电阻元件。第一晶体管M3的第一连接端点N31与第二连接端点N32分别耦接于第一负载元件Z1与第二负载元件Z2。第二晶体管M4的第一连接端点N41(以第二晶体管M4为N沟道晶体管为例,则第一连接端点N41为其漏极)耦接于第一晶体管M3的第一连接端点N31;第二晶体管M4的第二连接端点N42(以第二晶体管M4为N沟道晶体管为例,则第二连接端点N42为其源极)耦接于第三晶体管M5的第一连接端点N41(以第三晶体管M5为N沟道晶体管为例,则第一连接端点N51为其漏极)。第三晶体管M5本文档来自技高网
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抗共模干扰电路及包含其的高速接收机

【技术保护点】
一种抗共模干扰电路,其特征在于,包括:第一负载元件,其一端与第一输入端耦接;第一晶体管,其第一连接端与所述第一负载元件的另一端耦接;第二负载元件,其一端与所述第一晶体管的第二连接端耦接,另一端与第二输入端耦接;第二晶体管,其第一连接端与所述第一晶体管的第一连接端耦接;第三晶体管,其第一连接端与所述第二晶体管的第二连接端耦接,其第二连接端与所述第一晶体管的第二连接端耦接;以及电容元件,耦接于所述第二晶体管的第二连接端与一参考点之间。

【技术特征摘要】
1.一种抗共模干扰电路,其特征在于,包括:第一负载元件,其一端与第一输入端耦接;第一晶体管,其第一连接端与所述第一负载元件的另一端耦接;第二负载元件,其一端与所述第一晶体管的第二连接端耦接,另一端与第二输入端耦接;第二晶体管,其第一连接端与所述第一晶体管的第一连接端耦接;第三晶体管,其第一连接端与所述第二晶体管的第二连接端耦接,其第二连接端与所述第一晶体管的第二连接端耦接;以及电容元件,耦接于所述第二晶体管的第二连接端与一参考点之间。2.根据权利要求1所述的抗共模干扰电路,其中所述第一负载元件与所述第二负载元件的阻抗值相等。3.根据权利要求1或2所述的抗共模干扰电路,其中所述第一晶体管、所述第二晶体管及所述第三晶体管各自的第三连接端均与一使能信号输入端耦接,接收并受控于一使能信号。4.根据权利要求1或2所述的抗共模干扰电路,其中所述第一负载元件与所述第二负载元件均为电阻元件。5.根据权利要求1或2所述的抗共模干扰电路,其中所述第一...

【专利技术属性】
技术研发人员:郑佳鹏
申请(专利权)人:上海和辉光电有限公司
类型:发明
国别省市:上海,31

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