自适应性调整编码方式的方法及其数字校正电路技术

一种自适应性调整编码方式的方法及其数字校正电路。所述方法适用于连续逼近式模拟数字转换器中，其中所述方法可先根据所获知到的已完成的比较周期的个数，来决定是否对于各数字位所相应的二进制权重进行调整，并且以藉此进行编码及整合来产生出一第一编码序列。接着，对于上述第一编码序列则直接地进行关联于未完成的比较周期的补偿，以藉此产生出正确的数字输出码。

【技术实现步骤摘要】
自适应性调整编码方式的方法及其数字校正电路
本专利技术是有关于一种自适应性调整编码方式的方法及其数字校正电路，且特别是适用于连续逼近式模拟数字转换器(successive-approximation-registerADC，SARADC)的一种自适应性调整编码方式的方法及其数字校正电路。
技术介绍
模拟数字转换器(analog-to-digitalconverter，ADC)具有多种类形的架构，例如：快闪式(flash)、管路式(pipelined)或连续逼近式(SAR)等。这些架构各有各的优缺点，且通常会是依据不同的应用需求来选定使用。其中，近年来尤以消耗较低功率、较小面积及较低成本的SARADC最为广泛应用。传统上，连续逼近式模拟数字转换器采用的是二元搜寻算法(binarysearchalgorithm)来得到与输入模拟信号相匹配的数字输出码。在转换过程中，根据每一次比较器的比较结果，连续逼近式模拟数字转换器中的数字模拟转换电路通常都需要增加或减掉一个二进制比例的电压，并且直到最后一个所需的比较周期(cycle)完成后，输入信号与参考电压的差距将会小于一个最低有效位(leastsignificantbit，LSB)。然而，在不同的制程电压温度(processvoltagetemperature，PVT)偏移下，对于连续逼近式模拟数字转换器的转换时间则有可能地产生出部分的变化差异。举例来说，当制程电压温度偏移造成其转换时间缩短时，将可能使得此连续逼近式模拟数字转换器无法于给定的时间内，顺利完成至最后一个所需的比较周期(亦即，实际所完成的比较周期的个数小于某一预期的数量)，因此将连带地导致其输出结果的不正确。有鉴于此，如何改善制程电压温度偏移对于连续逼近式模拟数字转换器的转换时间所造成的异常变化，并且使得在完成不同的比较周期个数下仍可具有正确的输出结果，确为所属领域亟需解决的问题。
技术实现思路
本专利技术实施例提供一种自适应性调整编码方式的方法，适用于一连续逼近式模拟数字转换器中，其中此连续逼近式模拟数字转换器包括至少一电容数组、比较器、连续逼近式控制逻辑电路及数字校正电路，此电容数组由相互并联的N个切换电容及M个冗余电容所组成，且此连续逼近式控制逻辑电路用以依序根据比较器的输出结果，来相应地解析出一数字位序列。所述方法包括如下步骤。令此数字校正电路检测出此连续逼近式控制逻辑电路对于一模拟信号所已完成的比较周期的个数，并以藉此作为一第一检测值，且令此数字校正电路获取得到此连续逼近式控制逻辑电路所相应解析出的数字位序列。令此数字校正电路判断此第一检测值是否等于(N+M)，并且若在此第一检测值并不等于(N+M)时，则进而令数字校正电路判断此第一检测值是否大于等于一预设阈值。若在此第一检测值大于等于预设阈值时，则令此数字校正电路调整一编码法则，使得此数字校正电路用以根据经调整后的编码法则，来产生出对应于此模拟信号的一数字输出码。其中N为大于1的正整数，且M为大于等于1的正整数。本专利技术实施例另提供一种数字校正电路，用以提供连续逼近式模拟数字转换器进行自适应性调整编码方式的操作，其中此连续逼近式模拟数字转换器包括至少一电容数组、比较器及连续逼近式控制逻辑电路，此电容数组由相互并联的N个切换电容及M个冗余电容所组成，且此连续逼近式控制逻辑电路则用以依序根据比较器的输出结果，来相应地解析出一数字位序列。所述的数字校正电路包括检测与接收单元以及判断与处理单元。检测与接收单元，用以检测出此连续逼近式控制逻辑电路对于一模拟信号所已完成的比较周期的个数，并以藉此作为一第一检测值，且获取得到此连续逼近式控制逻辑电路所相应解析出的数字位序列。判断与处理单元，用以判断此第一检测值是否等于(N+M)，并且若在此第一检测值并不等于(N+M)时，则进而判断此第一检测值是否大于等于一预设阈值，若在此第一检测值大于等于预设阈值时，则令此判断与处理单元调整一编码法则，使得此判断与处理单元用以根据经调整后的该编码法则，来产生出对应于此模拟信号的一数字输出码。其中N为大于1的正整数，且M为大于等于1的正整数。综上所述，本专利技术实施例所提供的自适应性调整编码方式的方法及其数字校正电路，可根据检测连续逼近式控制逻辑电路所已顺利完成的比较周期的个数，而来动态地调整数字校正电路的编码法则，使得数字校正电路改使用合适的编码法则，以产生出正确的数字输出码。透过上述操作，在不同的制程电压温度偏移下，该连续逼近式模拟数字转换器可有效地改善制程电压温度偏移对转换时间所造成的异常变化，进而使得该连续逼近式模拟数字转换器在完成不同的比较周期个数下，仍可具有正确的输出结果。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，但是此等说明与所附图式仅用来说明本专利技术，而非对本专利技术的权利范围作任何的限制。附图说明图1是本专利技术实施例所提供的连续逼近式模拟数字转换器的示意图。图2是本专利技术实施例所提供的自适应性调整编码方式的方法的流程示意图。图3是本专利技术另一实施例所提供的连续逼近式模拟数字转换器的示意图。图4是本专利技术实施例所提供的自适应性调整编码方式的方法中调整数字校正电路的编码法则并以藉此产生出数字输出码的流程示意图。图5是本专利技术另一实施例所提供的自适应性调整编码方式的方法中调整数字校正电路的编码法则并以藉此产生出数字输出码的流程示意图。图6是本专利技术实施例所提供的数字校正电路的功能方块图。具体实施方式在下文中，将藉由图式说明本专利技术的各种实施例来详细描述本专利技术。然而，本专利技术概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的示例性实施例。此外，在图式中相同参考数字可用以表示类似的组件。本专利技术实施例所提供的自适应性调整编码方式的方法及其数字校正电路，可以适用于任何的连续逼近式模拟数字转换器(SARADC)中。总而言之，本专利技术并不限制连续逼近式模拟数字转换器的具体实现方式。举例来说，请参阅图1，图1是本专利技术实施例所提供的连续逼近式模拟数字转换器的示意图。连续逼近式模拟数字转换器1包括两组对称的电容数组11、13、比较器15、连续逼近式控制逻辑电路17及数字校正电路19。其中，电容数组11可被切换地电性连接于一正模拟输入电压端Vip，而电容数组13则可被切换地电性连接于一负模拟输入电压端Vin。进一步来说，每一电容数组11、13分别由相互并联的N个切换电容C1～CN及M个冗余(redundant)电容C’1～C’M所组成。其中，冗余电容C’1～C’M电性连接于一接地端GND，而切换电容C1～CN则可被切换式地电性连接于一参考电压Vref或接地端GND。然而，为了达到二进制权重式(binary-weighted)的切换特性，因此各切换电容C1～CN的电容量乃为2的升幂次方(例如，1C、2C、4C、8C等，以此类推)排列。另外，每一冗余电容C’1～C’M的电容量则与具有最小电容量的切换电容C1相等(亦即1C)。因此，实务上，电容数组11、13乃用以来完成数字模拟转换器及取样保持(sampleandhold，S/H)的功能，其中N为大于1的正整数，且M为大于等于1的正整数。接着，比较器15具有两输入端，用以分别接收电容数组11、1本文档来自技高网...

【技术保护点】
一种自适应性调整编码方式的方法，适用于一连续逼近式模拟数字转换器中，其中该连续逼近式模拟数字转换器包括至少一电容数组、一比较器、一连续逼近式控制逻辑电路及一数字校正电路，该电容数组由相互并联的N个切换电容及M个冗余电容所组成，且该连续逼近式控制逻辑电路用以依序根据该比较器的输出结果，来相应地解析出一数字位序列，该方法包括：(a)令该数字校正电路检测出该连续逼近式控制逻辑电路对于一模拟信号所已完成的比较周期的个数，并以藉此作为一第一检测值，且令该数字校正电路获取得到该连续逼近式控制逻辑电路所相应解析出的该数字位序列；(b)令该数字校正电路判断该第一检测值是否等于(N+M)，并且若在该第一检测值并不等于(N+M)时，则进而令该数字校正电路判断该第一检测值是否大于等于一预设阈值；以及(c)若在该第一检测值大于等于该预设阈值时，则令该数字校正电路调整一编码法则，使得该数字校正电路用以根据经调整后的该编码法则，来产生出对应于该模拟信号的一数字输出码；其中N为大于1的正整数，且M为大于等于1的正整数。

【技术特征摘要】
1.一种自适应性调整编码方式的方法，适用于一连续逼近式模拟数字转换器中，其中该连续逼近式模拟数字转换器包括至少一电容数组、一比较器、一连续逼近式控制逻辑电路及一数字校正电路，该电容数组由相互并联的N个切换电容及M个冗余电容所组成，且该连续逼近式控制逻辑电路用以依序根据该比较器的输出结果，来相应地解析出一数字位序列，该方法包括：(a)令该数字校正电路检测出该连续逼近式控制逻辑电路对于一模拟信号所已完成的比较周期的个数，并以藉此作为一第一检测值，且令该数字校正电路获取得到该连续逼近式控制逻辑电路所相应解析出的该数字位序列；(b)令该数字校正电路判断该第一检测值是否等于(N+M)，并且若在该第一检测值并不等于(N+M)时，则进而令该数字校正电路判断该第一检测值是否大于等于一预设阈值；以及(c)若在该第一检测值大于等于该预设阈值时，则令该数字校正电路调整一编码法则，使得该数字校正电路用以根据经调整后的该编码法则，来产生出对应于该模拟信号的一数字输出码；其中N为大于1的正整数，且M为大于等于1的正整数。2.如权利要求1所述的方法，其中该预设阈值，为大于等于N且小于(N+M)的正整数。3.如权利要求1所述的方法，其中若在该第一检测值等于(N+M)时，则令该数字校正电路不调整该编码法则，使得该数字校正电路用以根据未经调整后的该编码法则，来产生出对应于该模拟信号的该数字输出码。4.如权利要求1所述的方法，其中在该步骤(c)中，包括：令该数字校正电路取得(N+M)与该第一检测值之间的一差值；令该数字校正电路采用关联于该第一检测值的一二进制权重比例，来对该数字位序列进行编码与整合，以产生出具有N个元素的一第一编码序列；以及令该数字校正电路将该第一编码序列中的每一元素的值分别地补加上该差值，以藉此产生出对应于该模拟信号的该数字输出码。5.如权利要求1所述的方法，其中在该步骤(c)中，进一步包括：令该数字校正电路判断该第一检测值是否等于(N+M-1)；若在该第一检测值等于(N+M-1)时，则令该数字校正电路将该数字位序列中的第(N+M)个位，更新设为该数字位序列中的第(N+M-1)个位的反向；以及令该数字校正电路采用关联于(N+M)个的比较周期的一二进制权重比例，来对更新后的该数字位序列进行编码与整合，以藉此产生出对应于该模拟...

【专利技术属性】
技术研发人员：林圣雄，黄诗雄，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾,71