半导体器件的鳍结构及其制造方法和有源区域的制造方法技术

一种用于制造半导体器件的有源区域的方法包括在衬底中形成注入区域。该注入区域邻近衬底的顶面。对衬底的顶面实施清洗处理。烘烤衬底的顶面。在衬底的顶面上形成外延层。本发明专利技术的实施例还涉及半导体器件的鳍结构及其制造方法。

【技术实现步骤摘要】
半导体器件的鳍结构及其制造方法和有源区域的制造方法
本专利技术的实施例涉及集成电路器件，更具体地，涉及半导体器件的鳍结构及其制造方法和有源区域的制造方法。
技术介绍
随着集成电路不断地按比例缩小以及对集成电路的速度的要求越来越高，晶体管具有更高的驱动电流和更小的尺寸。因此，开发了鳍式场效应晶体管(FinFET)。FinFET晶体管具有增加的沟道宽度。通过形成包括位于鳍的侧壁上的部分以及位于鳍的顶面上的部分的沟道来获得沟道宽度的增加。由于晶体管的驱动电流与沟道的宽度成正比，因此增加了FinFET的驱动电流。
技术实现思路
本专利技术的实施例提供了一种用于制造半导体器件的有源区域的方法，包括：在衬底中形成注入区域，其中，所述注入区域邻近所述衬底的顶面；对所述衬底的所述顶面实施清洗处理；烘烤所述衬底的所述顶面；以及在所述衬底的所述顶面上形成外延层。本专利技术的另一实施例提供了一种用于制造半导体器件的鳍结构的方法，包括：在衬底中形成注入区域；在包括含氢气体的环境中对所述衬底的顶面实施热处理；在所述衬底的所述顶面上沉积外延层；以及在所述外延层和所述衬底中形成至少一个沟槽以在所述衬底上形成至少一个鳍。本专利技术的又一实施例提供了一种半导体器件的鳍结构，包括：衬底，在所述衬底中具有注入区域和多个沟槽，其中，所述沟槽限定至少一个底部鳍部分，所述底部鳍部分包括所述注入区域的至少部分；以及外延鳍部分，设置在所述底部鳍部分上，其中，所述底部鳍部分和所述外延鳍部分的界面的氧浓度低于1.E+19原子/立方厘米。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1G是根据本专利技术的一些实施例的处于各个阶段的用于制造半导体器件的鳍结构的截面图。图2是根据本专利技术的一些实施例的表面处理的流程图。图3是图2中的处于操作10(湿清洗工艺)、操作20(干清洗工艺)和操作30(烘烤工艺)的氧浓度的图。图4是处于操作10和操作30的衬底的顶面上的缺陷的数量的图。图5是用或没用图2中的操作30(烘烤工艺)的处理的图1C中的结构的氧浓度曲线的图。图6A、图7、图8和图9A是根据本专利技术的一些实施例的处于各个阶段的用于制造使用图1G的鳍结构的半导体器件的方法的立体图。图6B是一些实施例的图6A的半导体器件的截面图。图9B是一些实施例的沿着图9A的线B-B截取的截面图。图9C是一些实施例的沿着图9A的线C-C截取的截面图。图10A是根据本专利技术的一些实施例的半导体器件的立体图。图10B是一些实施例的沿着图10A的线B-B截取的截面图。图10C是一些实施例的沿着图10A的线C-C截取的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。本专利技术的实施例提供了用于形成半导体器件的鳍结构的一些方法和最终的结构。如此处使用的，“鳍结构”指的是半导体材料，该半导体材料用作鳍式场效应晶体管的主体，其中，栅极电介质和栅极放置在鳍结构周围，从而使得电荷向下流动至鳍结构的两侧上的沟道并且可选择地沿着鳍结构的顶面流动。下面在块状硅衬底上形成具有单鳍或多鳍的finFET晶体管的鳍结构的上下文中讨论这些实施例。本领域中的普通技术人员应该意识到本专利技术的实施例可以使用其它的配置。图1A至图1G是根据本专利技术的一些实施例的处于各个阶段的用于制造半导体器件的鳍结构的方法的截面图。参照图1A。提供了衬底110。在一些实施例中，衬底110可以由半导体材料制成。衬底110可以包括但是不限于块状硅、块状锗、块状硅锗合金或块状III-V族化合物半导体材料。在一些实施例中，衬底110包括未掺杂的块状硅。可以使用适用于半导体器件形成的其它材料。诸如石英、蓝宝石和玻璃的其它材料可以可选地用于衬底110。在衬底110的顶面111上形成屏蔽层210。屏蔽层210可以防止衬底110受到随后的离子注入的损害。可以通过诸如化学汽相沉积(CVD)和/或原子层沉积(ALD)的沉积工艺形成屏蔽层210。CVD是在大于室温的温度下由于气态反应物之间的化学反应形成沉积的物质的沉积工艺；其中，在表面上沉积反应的固体产物，将在该表面上形成薄膜、涂层或固体产物的层。CVD的各个工艺包括但是不限于常压CVD(APCVD)、低压CVD(LPCVD)和等离子体增强CVD(EPCVD)、金属有机CVD(MOCVD)并且也可以采用它们的组合。可选地，可以使用诸如热氧化或热氮化的生长工艺形成屏蔽层210。在一些实施例中，通过CVD形成的屏蔽层210由诸如SiO2的氧化物制成。之后，在屏蔽层210上形成图案化的掩模层220以用作离子注入掩模，并且在衬底110中形成穿过屏蔽层210和掩模层220的标记M。标记M可以使用蚀刻工艺形成并且配置为标记衬底110的位置。因此，可以根据标记M的位置确定衬底110中注入区域112的位置。在一些实施例中，标记M是如图1A所示的凹槽。然而，在一些其它实施例中，标记M可以是其它合适的配置，并且要求保护的范围不限于这个方面。在一些实施例中，图案化的掩模层220可以是光刻胶，并且可以涂布在屏蔽层210上。之后，图案化光刻胶以形成具有开口222的图案化的掩模层220，开口222暴露衬底110上方的离子注入区。这样，例如，使用限定离子注入区的掩模，通过曝光和显影图案化光刻胶。在一些其它实施例中，图案化的掩模层220可以由其它合适的材料制成。衬底110的顶面111使用诸如离子注入的工艺掺杂以形成注入区域112。术语“离子注入”是物理工艺，其中，掺杂剂原子被电离或隔离、加速、形成为光束并且目标是衬底110上。该离子穿透屏蔽层210并且残留在顶面111下方深度d处，其中，深度d由某些参数控制。注入区域112的深度d可以为从约20埃至约在一些实施例中，可以使用离子注入装置实施离子注入，其中，使用H、He、Ne、C、O、F、B、P或Si(包括它们的同位素)的至少一种。在一些实施例中，此处描述的半导体器件是P-沟道鳍式场效应晶体管(finFET)，从而使得注入区域112是N-阱并且掺杂剂种类可以包括磷(P)或砷(As)。在一些其它实施例中，此处描述的半导体器件是N-沟道finFET，从而使得注入区本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的有源区域的方法，包括：在衬底中形成注入区域，其中，所述注入区域邻近所述衬底的顶面；对所述衬底的所述顶面实施清洗处理；烘烤所述衬底的所述顶面；以及在所述衬底的所述顶面上形成外延层。

【技术特征摘要】
2015.11.30 US 14/954,6611.一种用于制造半导体器件的有源区域的方法，包括：在衬底中形成注入区域，其中，所述注入区域邻近所述衬底的顶面；对所述衬底的所述顶面实施清洗处理；烘烤所述衬底的所述顶面；以及在所述衬底的所述顶面上形成外延层。2.根据权利要求1所述的方法，其中，在750℃至900℃的范围内的温度下实施所述烘烤。3.根据权利要求1所述的方法，其中，所述烘烤是氢烘烤工艺。4.根据权利要求1所述的方法，其中，所述注入区域包括硼(B)、磷(P)或它们的组合。5.根据权利要求1所述的方法，其中，所述清洗处理包括湿清洗工艺。6.根据权利要求1所述的方法，其中，所述清洗处理包括干清...

【专利技术属性】
技术研发人员：林哲宇，游明华，李资良，杨建伦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71