一种单芯片上多块嵌入式存储器的内建自测试设计方法技术

一种单芯片上多块嵌入式存储器的内建自测试设计方法，该方法根据芯片上存储器的工作频率、大小、端口类型、数量以及版图布局来确定合理的存储器内建自测试方案和结构，在设计中插入多块存储器内建自测试逻辑，实现串行和并行测试的多种组合测试方式，达到存储器的测试时间、测试成本、测试功耗、测试逻辑所增加面积的最优化，提高测试效率，并有利于版图设计时的布局布线和时序收敛；增加时钟选择逻辑电路，能够实现在速测试和低速测试；此外，增加存储器的旁路逻辑，能够消除存储器阴影逻辑带来的数字逻辑扫描测试时的测试覆盖率的损失，提升测试覆盖率。

【技术实现步骤摘要】
一种单芯片上多块嵌入式存储器的内建自测试设计方法
本专利技术涉及一种单芯片上多块嵌入式存储器的存储器自建内测试(MemoryBuilt-InSelfTest，MBIST)设计方法，特别是各个存储器工作频率相差较大、版图位置相隔较远时的MBIST设计方法，属于半导体数字集成电路设计和测试领域，主要应用于半导体数字集成电路的片上嵌入式存储器的MBIST设计过程。
技术介绍
随着集成电路的发展，芯片集成度迅速提高，而嵌入式存储器在整个芯片内部所占的比例越来越大，采用更快、更大的片上存储器是未来必然的发展趋势。基于功能向量测试存储器的方法，受测试难度、测试覆盖率、测试效率的制约，已经不为芯片设计厂商所接受。目前，存储器测试最常用的测试方法是MBIST，即采用电子设计自动化(ElectronicDesignAutomation，EDA)软件工具，针对不同的故障类型，采用对存储器相应的读写操作算法，在电路内部插入存储器自测试逻辑结构，通过对片上嵌入式存储器的读写操作，并将存储器的输出与预期的结果在芯片内部进行比较，判断存储器是否存在故障，从而完成存储器的测试。由于在以往芯片中集成存储器数量不是很大,并且存储器测试逻辑本身会占用一定的面积和功耗，传统的做法是采用一个控制器进行全部存储器的MBIST测试；同时，存储器测试时钟采用与功能时钟复用的形式，无法实现对MBIST测试时钟的灵活控制；此外，在扫描测试时，由于存储器的输出是不可控的，所以对于扫描测试覆盖率是一种损失，会带来扫描测试覆盖率的降低。目前，单芯片很多情况下具有丰富的功能，往往在芯片内部集成大量的分块式的存储器用于实现各自不同的数据或程序存储功能，并且布局在芯片的不同位置，如果在芯片内部只插入一个控制器，则会使得整块芯片的全部存储器测试时间很大，尤其在大批量供货的产品中，使得测试成本变得难以接受，并且带来版图设计的布线过程中存在绕线过长问题，使得时序难以收敛。
技术实现思路
本专利技术要解决的技术问题是：克服现有技术的不足，提供一种单芯片上多块嵌入式存储器的内建自测试设计方法，能够有效提高测试效率，增加测试灵活性，同时实现时序的快速收敛，提升测试覆盖率，降低测试成本。本专利技术的技术解决方案是：一种单芯片上多块嵌入式存储器的内建自测试设计方法，包括以下步骤：(1)根据单芯片上每个存储器的工作频率、位宽、大小、端口类型，为每个存储器产生内建自测试库；(2)根据每个存储器的工作频率、位宽、大小、端口类型以及版图布局，确定控制器的个数以及每个控制器对应测试的存储器，以保证每个控制器的总测试时间均衡；(3)为单芯片增加N个存储器测试时钟端口、存储器测试逻辑复位端口bist_rst、N个存储器测试使能端口、扫描测试模式端口scan_mode、N个存储器测试通过端口、N个存储器测试失效端口，其中N为控制器的个数；(4)利用MBIST测试逻辑插入工具，根据新增加的芯片端口和每个存储器的内建自测试库，生成每个存储器的自测试逻辑，并插入到单芯片中；(5)在单芯片上为每个控制器增加时钟选择逻辑电路，所述时钟选择逻辑电路根据外部输入工作模式控制信号确定单芯片处于工作模式还是存储器自测试模式，并在单芯片处于存储器自测试模式时根据外部输入的存储器测试逻辑时钟选择信号确定存储器的自测试时钟，并输出给对应的控制器；(6)每个控制器根据对应存储器的自测试逻辑和工作模式生成测试激励，完成对应存储器的自动测试，并通过该控制器对应的存储器测试通过端口或存储器测试失效端口将测试结果输出，完成每个存储器的内建自测试。所述步骤(2)中每个控制器对应测试的存储器为一个或多个，且当控制器测试多个存储器时，所述多个存储器的工作频率相同。所述步骤(4)中每个存储器的自测试逻辑包括控制器逻辑、选择逻辑和旁路逻辑。所述步骤(5)中在单芯片上为每个控制器增加时钟选择逻辑电路之前首先为单芯片增加存储器测试逻辑时钟选择端口bist_atsp以及每个控制器的工作模式控制端口bist_mode，所述工作模式控制端口bist_mode用于接收外部输入的工作模式控制信号，所述存储器测试逻辑时钟选择端口bist_atsp用于接收外部输入的存储器测试逻辑时钟选择信号。时钟选择逻辑电路包括与门、或门和两路选择器；其中或门的一个输入端与片上时钟产生模块的输出相连，另一个输入端与工作模式控制端口bist_mode相连，输出端口用于输出功能时钟信号function_clock；与门的一个输入端与片上时钟产生模块的输出相连，另一个输入端与工作模式控制端口bist_mode相连，输出端口与两路选择器的一个输入端连接；两路选择器的另一个输入端与控制器对应的存储器测试时钟端口相连，两路选择器的选择端与存储器测试逻辑时钟选择端口bist_atsp连接，输出端用于向对应控制器输出存储器测试时钟信号bist_clock；其中片上时钟产生模块根据锁相环PLL的输出时钟产生每个控制器的存储器测试时钟。本专利技术与现有技术相比的有益效果是：(1)本专利技术是在现有MBIST测试方法的基础上，通过增加多个控制器和芯片端口的方式，以及对存储器所属控制器的相应划分，能够更好地在测试效率、测试功耗、芯片由于存储器测试增加面积等方面取得平衡，并减少布线时控制器的绕线长度，有利于时序收敛。(2)本专利技术通过时钟选择逻辑电路选择锁相环输出时钟或者存储器测试时钟端口bist_clk，实现能够在功能模式下，存储器测试逻辑的时钟关闭；在存储器测试模式下，功能逻辑的时钟关闭，显著降低存储器测试时的电路功耗。(3)本专利技术通过多路选择器可以选择PLL产生的高频时钟或外部输入的存储器测试时钟，采用片上锁相环PLL产生的高频时钟，可以降低对测试仪高速输入时钟的要求，实现存储器的在速测试；采用外部输入的存储器测试时钟，可以进行低速测试，有利于MBIST测试的调试。(4)本专利技术在自测试逻辑中增加旁路逻辑，在扫描测试模式下，通过将存储器的输入进行逻辑运算后连接到扫描链上，使得存储器的周边逻辑变得可控，并具有可观测性，提高芯片的整体扫描测试覆盖率。附图说明图1是本专利技术多个控制器结构图；图2是本专利技术中旁路逻辑在扫描测试模式下的等效电路；图3是本专利技术时钟选择逻辑结构图；图4是本专利技术单芯片多块嵌入式存储器的MBIST设计方法的实施流程图；图5是本专利技术在某总线控制电路芯片中的具体实例。具体实施方式本专利技术针对现有的采用单一时钟方式的单一控制器测试内嵌存储器的方法在测试效率、时序收敛、测试灵活性以及扫描测试覆盖率上的不足，提出了一种单芯片上多块嵌入式存储器的内建自测试设计方法，既可以有效提高测试效率，增加测试灵活性，又可以实现时序的快速收敛，提升测试覆盖率。本专利技术的方法包括以下步骤：如图4所示，本专利技术的实现过程是首先根据SoC芯片所采用的存储器的类型，包括大小、位宽、端口类型，分别对每一种存储器定义相应的MBIST库，MBIST库包括端口定义、读写操作时序定义。其次是根据芯片中所采用存储器的类型，以及各块存储器的工作频率、功能和版图位置，进行MBIST测试控制器Controller的划分，确定采用多少个控制器Controller来完成SoC芯片中存储器的测试，以及每个控制器Controller所测试的存储器，以保证每本文档来自技高网...

【技术保护点】
一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于包括以下步骤：(1)根据单芯片上每个存储器的工作频率、位宽、大小、端口类型，为每个存储器产生内建自测试库；(2)根据每个存储器的工作频率、位宽、大小、端口类型以及版图布局，确定控制器的个数以及每个控制器对应测试的存储器，以保证每个控制器的总测试时间均衡；(3)为单芯片增加N个存储器测试时钟端口、存储器测试逻辑复位端口bist_rst、N个存储器测试使能端口、扫描测试模式端口scan_mode、N个存储器测试通过端口、N个存储器测试失效端口，其中N为控制器的个数；(4)利用MBIST测试逻辑插入工具，根据新增加的芯片端口和每个存储器的内建自测试库，生成每个存储器的自测试逻辑，并插入到单芯片中；(5)在单芯片上为每个控制器增加时钟选择逻辑电路，所述时钟选择逻辑电路根据外部输入工作模式控制信号确定单芯片处于工作模式还是存储器自测试模式，并在单芯片处于存储器自测试模式时根据外部输入的存储器测试逻辑时钟选择信号确定存储器的自测试时钟，并输出给对应的控制器；(6)每个控制器根据对应存储器的自测试逻辑和工作模式生成测试激励，完成对应存储器的自动测试，并通过该控制器对应的存储器测试通过端口或存储器测试失效端口将测试结果输出，完成每个存储器的内建自测试。...

【技术特征摘要】
1.一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于包括以下步骤：(1)根据单芯片上每个存储器的工作频率、位宽、大小、端口类型，为每个存储器产生内建自测试库；(2)根据每个存储器的工作频率、位宽、大小、端口类型以及版图布局，确定控制器的个数以及每个控制器对应测试的存储器，以保证每个控制器的总测试时间均衡；(3)为单芯片增加N个存储器测试时钟端口、存储器测试逻辑复位端口bist_rst、N个存储器测试使能端口、扫描测试模式端口scan_mode、N个存储器测试通过端口、N个存储器测试失效端口，其中N为控制器的个数；(4)利用MBIST测试逻辑插入工具，根据新增加的芯片端口和每个存储器的内建自测试库，生成每个存储器的自测试逻辑，并插入到单芯片中；(5)在单芯片上为每个控制器增加时钟选择逻辑电路，所述时钟选择逻辑电路根据外部输入工作模式控制信号确定单芯片处于工作模式还是存储器自测试模式，并在单芯片处于存储器自测试模式时根据外部输入的存储器测试逻辑时钟选择信号确定存储器的自测试时钟，并输出给对应的控制器；(6)每个控制器根据对应存储器的自测试逻辑和工作模式生成测试激励，完成对应存储器的自动测试，并通过该控制器对应的存储器测试通过端口或存储器测试失效端口将测试结果输出，完成每个存储器的内建自测试。2.根据权利要求1所述的一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于：所述步骤(2)中每个控制器对应测试的存储器为一个或多个，且当控制器测试多个存储器时，所述多个存储器的工...

【专利技术属性】
技术研发人员：喻贤坤，姜爽，王莉，彭斌，樊旭，孔瀛，袁超，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京,11