基于等效细分的高精度TDC及其等效测量方法技术

基于等效细分的高精度TDC，采用基于FPGA的等效细分的二阶时间数字转换结构，包括第一阶延时环缩减内插器、基于等效细分的第二阶内插器、触发脉冲生成模块、同步模块、整数周期计数器、数据存储模块和延时线锁相振荡器。第一阶内插器以低测量分辨率提高TDC转换速率，第二阶内插器由多个并行连接的延时环缩减内插器组成，且采用等效细分方法提高测量分辨率和精度，触发脉冲生成模块用于产生TDC的开始信号和结束信号，同步模块用串联的多个触发器结构消除寄存器亚稳态效应，整数周期计数器由多个基于移位寄存器原理的计数器组成，延时线锁相振荡器用反馈控制FPGA内核电压来稳定TDC测量结果，本发明专利技术测量精度高且转换速率快。

【技术实现步骤摘要】
基于等效细分的高精度TDC及其等效测量方法
本专利技术属于高精度时间频率测量
，具体涉及基于等效细分的高精度TDC及其等效测量方法。
技术介绍
高精度时间间隔测量设备广泛应用于基础研究和工程应用中，然而基于FPGA实现的高精度时间间隔测量方法是目前研究最热门、精度较高的时间间隔测量方法之一，基于FPGA实现的TDC具有实现周期短、成本低、灵活等特点。单个逻辑门、差分逻辑门及快速进位链被用来实现高精度时间间隔测量，然而FPGA内部单个逻辑门时延限制了基于FPGA逻辑门的TDC的测量分辨率和测量精度，为了克服这些限制因素，延时线冗余测量、延时线矩阵、Vernier延时线和多次测量等技术被用来提高基于FPGA的TDC的测量精度。本专利技术提出了一种基于等效细分的高精度TDC的设计方法和时间间隔测量原理，本专利技术一实例中，实现的等效细分TDC的等效测量分辨优于4ps，且测量精度优于25ps，且基于等效细分的高精度TDC能够在低成本FPGA内实现，占用逻辑资源较少。
技术实现思路
本专利技术要解决的技术问题是基于FPGA实现的TDC的测量分辨率和测量精度较低，所以提出了一种基于等效细分的高精度TDC及其等效测量方法，大幅提高时间间隔测量分辨率和测量精度。本专利技术为解决上述技术问题所采用的技术方案是：基于FPGA的TDC的测量分辨率和测量精度受FPGA内部单个逻辑门的传输时延限制，而Vernier差分逻辑单元的结构比较复杂，本专利技术提出了基于FPGA的二阶时间数字转换结构，为了获得高时间间隔测量精度和测量分辨率，本专利技术采用基于等效细分的多个并行连接的延时环缩减内插器组成第二阶等效内插器，且第一阶内插器采用低测量分辨率以提高TDC转换速率。基于等效细分的高精度TDC，包括第一阶延时环缩减内插器、基于等效细分方法的第二阶内插器、触发脉冲生成模块、同步模块、整数周期计数器、数据存储模块和延时线锁相振荡器。所述的第一阶延时环缩减内插器由两个整体时延相差较大的延时线环路组成，以实现低测量分辨率来提高TDC测量速度；所述的基于等效细分方法的第二阶内插器由多个并行连接的延时环缩减内插器组成，且采用等效细分方法同时测量被测时间间隔；所述的触发脉冲生成模块采用上升沿触发方式将被测时间间隔的START脉冲或者STOP脉冲整形为高精度TDC的开始信号，且START脉冲或者STOP脉冲后第一个本地参考时钟上升沿触发触发脉冲生成模块产生高精度TDC的结束信号；所述的同步模块采用串联的多个触发器结构消除触发器亚稳态效应，以实现同步检测功能；所述的整数周期计数器由多个基于移位寄存器原理的计数器组成，以实现高速时钟周期测量，所述的数据存储模块用于存储时间间隔测量数据，所述的延时线锁相振荡器通过反馈控制FPGA内核电压来稳定TDC中内插器的延时环整体时延，减小温度、电压（PVT）等对TDC测量结果的影响。所述的第一阶延时环缩减内插器采用低测量分辨率测量被测时间间隔，以提高TDC测量速度，所述的基于等效细分方法的第二阶内插器采用等效细分方法实现高分辨率、高精度时间间隔测量，所述的触发脉冲生成模块由被测时间间隔的START或者STOP脉冲触发产生TDC的开始信号，且TDC的开始信号使能，START脉冲或者STOP脉冲后第一个本地参考时钟上升沿触发触发脉冲生成模块产生高精度TDC的结束信号，所述的同步模块检测TDC开始信号和结束信号的相位关系以控制TDC测量状态，所述的整数周期计数器采用多个计数器串联方式来实现高速时钟周期计数，所述的延时线锁相振荡器用来稳定TDC中内插器的延时环整体时延。按上述方案，被测时间间隔的START或者STOP脉冲触发所述的触发脉冲生成模块产生高精度TDC的开始信号，同时开始信号使能触发脉冲生成模块，且START或者STOP后的第一个参考时钟上升沿触发触发脉冲生成模块产生高精度TDC的结束信号，另外TDC的开始信号也使能同步模块产生锁存信号（LD1或者LD2），锁存整数周期计数器计数值。高精度TDC的开始信号和结束信号，通过所述的第一阶延时环缩减内插器中的MUX多路选择器输出给第一阶延时环缩减内插器，且第一阶延时环缩减内插器采用两个整体时延差相差较大的延时环来实现低测量分辨率，以提高TDC转换速率。所述的第一阶延时环缩减内插器和基于等效细分的第二阶内插器之间采用两个逻辑与门连接，且第一阶内插器中的同步模块控制两个逻辑与门的输出状态，以连通或者断开第一阶内插器和第二阶内插器之间的连接。当被测时间间隔小于第一阶内插器分辨率时，第一阶内插器中的同步模块使能逻辑与门输出，将残余时间间隔的开始信号（START_S）和结束信号（STOP_S）传输给第二阶等效内插器，第二阶内插器中多个并行连接的延时环缩减内插器同时测量残余时间间隔，用等效细分方法计算测量结果，并将被测时间间隔的测量结果存储在数据存储模块中。按上述方案，所述的基于等效细分的高精度TDC采用基于FPGA的二阶时间数字转换器结构，且第一阶内插器使用低测量分辨率来提高TDC转换速率。按上述方案，所述的基于等效细分的高精度TDC的第二阶内插器是基于等效细分方法的内插器，由多个并行连接的延时环缩减内插器组成，且同时测量残余时间间隔，采用等效细分方法将各个内插器的时间数字转换关系归算到等效TDC的时间轴，得到等效TDC的等效时间数字转换关系和等效分辨率，提高TDC的测量分辨率和测量精度。按上述方案，所述的第一阶内插器和第二阶内插器之间，采用两个逻辑与门连接，一个逻辑与门用于传输残余时间间隔的开始信号，另一个逻辑与门用于传输残余时间间隔的结束信号，且第一阶内插器中的同步模块控制逻辑与门的输出状态来控制第一阶内插器与第二阶内插器之间连接的通断状态。按上述方案，所述的同步模块采用多个串行连接的触发器结构以消除触发器的亚稳态效应，因为内插器的开始信号和结束信号的上升沿靠近时，开始信号和结束信号作为触发器时钟、数据输入时，会引起触发器的亚稳态效应，而多个串行连接的触发器结构可以消除触发器的亚稳态效应。按上述方案，所述的整数周期计数器是由多个基于移位寄存器原理的计数器组成，计数器内部的触发器翻转只与前一位触发器的输出状态有关，提高了计数器测量速度，且多个计数器串行连接，采用分频方式循环计数器，使得整数周期计数器具有大测量范围、高测量速度的特点。按上述方案，所述的延时线锁相振荡器的结构和组成与第一阶延时环缩减内插器的完全相同，通过分频、滤波电路实时反馈控制FPGA内核电压，来调节延时线振荡器频率，使延时线振荡器的振荡周期稳定在参考时钟周期上，以达到稳定TDC中内插器的延时环整体时延的目的，且减小温度、电压（PVT）等对TDC测量结果的影响，提高TDC测量精度和测量结果稳定度。本专利技术还提出了基于等效细分的高精度TDC的等效测量方法，所述的等效细分TDC的第二阶等效内插器由多个并行连接的内插器组成，且同时测量被测时间间隔。首先，校准测试中，根据统计码密度测试方法得到各个内插器的测量分辨率和初始偏差，且各个内插器的测量分辨率和初始偏差不同，然后将多个内插器的时间数字转换关系归算到等效内插器的时间轴上，得到等效TDC的等效时间数字转换关系和等效分辨率，最后，在实际测试中，根据等效时间数字转换关系计算时间间隔测量本文档来自技高网...

【技术保护点】
基于等效细分的高精度TDC，其特征在于，采用基于FPGA的二阶时间数字转换结构，至少包括第一阶延时环缩减内插器、基于等效细分方法的第二阶内插器、触发脉冲生成模块、同步模块、整数周期计数器、数据存储模块和延时线锁相振荡器，所述的第一阶延时环缩减内插器由两个整体时延相差较大的延时线环路组成，所述的基于等效细分方法的第二阶内插器由多个并行连接的延时环缩减法内插器组成，且采用等效细分方法同时测量被测时间间隔，所述的触发脉冲生成模块采用上升沿触发方式将被测时间间隔的START脉冲或者STOP脉冲整形为高精度TDC的开始信号，且START脉冲或者STOP脉冲后第一个本地参考时钟上升沿触发触发脉冲生成模块发产生高精度TDC的结束信号，所述的同步模块采用串联的多个触发器结构消除触发器的亚稳态效应以实现同步检测功能，所述的整数周期计数器由多个基于移位寄存器原理的计数器组成，以实现高速时钟周期测量，所述的数据存储模块用于存储时间间隔测量数据，所述的延时线锁相振荡器通过实时反馈控制FPGA内核电压来稳定TDC中内插器的延时环整体时延；所述的第一阶延时环缩减内插器采用低测量分辨率测量被测时间间隔，以提高TDC测量速度，所述的基于等效细分方法的第二阶内插器采用等效细分方法实现高分辨率、高精度时间间隔测量，所述的触发脉冲生成模块由被测时间间隔的START或者STOP脉冲触发产生高精度TDC的开始信号，同时开始信号使能触发脉冲生成模块产生高精度TDC的结束信号，所述的同步模块检测TDC的开始信号和结束信号的相位关系以控制TDC测量状态，所述的整数周期计数器采用多个计数器串联方式来实现高速时钟周期计数，所述的延时线锁相振荡器通过实时反馈控制FPGA内核电压来稳定TDC中内插器的延时环整体时延，减小温度、电压（PVT）等对TDC测量结果的影响。...

【技术特征摘要】
1.基于等效细分的高精度TDC，其特征在于，采用基于FPGA的二阶时间数字转换结构，至少包括第一阶延时环缩减内插器、基于等效细分方法的第二阶内插器、触发脉冲生成模块、同步模块、整数周期计数器、数据存储模块和延时线锁相振荡器，所述的第一阶延时环缩减内插器由两个整体时延相差较大的延时线环路组成，所述的基于等效细分方法的第二阶内插器由多个并行连接的延时环缩减法内插器组成，且采用等效细分方法同时测量被测时间间隔，所述的触发脉冲生成模块采用上升沿触发方式将被测时间间隔的START脉冲或者STOP脉冲整形为高精度TDC的开始信号，且START脉冲或者STOP脉冲后第一个本地参考时钟上升沿触发触发脉冲生成模块发产生高精度TDC的结束信号，所述的同步模块采用串联的多个触发器结构消除触发器的亚稳态效应以实现同步检测功能，所述的整数周期计数器由多个基于移位寄存器原理的计数器组成，以实现高速时钟周期测量，所述的数据存储模块用于存储时间间隔测量数据，所述的延时线锁相振荡器通过实时反馈控制FPGA内核电压来稳定TDC中内插器的延时环整体时延；所述的第一阶延时环缩减内插器采用低测量分辨率测量被测时间间隔，以提高TDC测量速度，所述的基于等效细分方法的第二阶内插器采用等效细分方法实现高分辨率、高精度时间间隔测量，所述的触发脉冲生成模块由被测时间间隔的START或者STOP脉冲触发产生高精度TDC的开始信号，同时开始信号使能触发脉冲生成模块产生高精度TDC的结束信号，所述的同步模块检测TDC的开始信号和结束信号的相位关系以控制TDC测量状态，所述的整数周期计数器采用多个计数器串联方式来实现高速时钟周期计数，所述的延时线锁相振荡器通过实时反馈控制FPGA内核电压来稳定TDC中内插器的延时环整体时延，减小温度、电压（PVT）等对TDC测量结果的影响。2.根据权利要求1所述的第一阶延时环缩减内插器，其特征在于，采用整体时延相差较大的两个延时环来实现低时间间隔测量分辨率，以提高等效细分TDC的转换速率。3.根据权利要求1所述的基于等效细分方法的第二阶内插器，其特征在于，第二阶内插器由多个并行连接的延时环缩减内插器组成，多个延时环缩减内插器同时测量第一阶延时环缩减内插器残余的时间间隔，并采用等效细分方法提高TDC的时间间隔测量分辨率和测量精度，第一阶内插器和第二阶内插通过两个逻辑与门连接，一个逻辑与门传输残余时间间隔的开始信号，另一个逻辑与门传输残余时间间隔的结束信号，且第一阶内插器的同步模块控制两个逻辑与门的输出状态。4.根据权利要求1所述的触发脉冲生成模块，其特征在于，触发脉冲生成模块由两部分组成，一部分由单个触发器采用上升沿触发方式将被测时间间隔的START脉冲或者STOP脉冲整形为高精度TDC的开始信号，另一部分由串联的多个触发器组成，高精度TDC的开始信号使能，START脉冲或者STOP脉冲后的第一个本地参考时钟上升沿触发触发脉冲生成模块发产生高精度TDC的结束信号。5.根据权利要求1所述的同步模块，其特征在于，同步模块采用串联的多个触发器结构来消除TDC开始信号和结束信号的上升沿靠近时引起的触...

【专利技术属性】
技术研发人员：张杰，
申请(专利权)人：中国科学院测量与地球物理研究所，张杰，
类型：发明
国别省市：湖北,42