一种IOL测试验证方法和装置制造方法及图纸

本发明专利技术实施例提供了一种IOL测试验证方法和装置，将FPGA中的各个待验证的IOL单元串接，并建立与各级IOL单元对应的比对链；将激励输入串接的IOL单元中的第一级IOL单元和比对链，激励沿着串接的IOL单元进行传递，其中，上一级的IOL单元的输出作为下一级的IOL单元的输入，将各级IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断IOL单元功能和/或连接关系是否正常。通过本发明专利技术的实施，通过IOL单元链与比对链之间的输出的比对，实现了对IOL功能正常与否以及各单元的引脚的连接关系正确是否的验证，保证了IOL测试的准确性。

【技术实现步骤摘要】
一种IOL测试验证方法和装置
本专利技术涉及集成电路设计领域，尤其涉及一种IOL测试验证方法和装置。
技术介绍
随着集成电路的高速发展，FPGA作为一种可编程逻辑器件，在短短二十多年中从电子设计的外围器件逐渐演变为数字系统的核心。伴随半导体工艺技术的进步，FPGA器件的设计技术取得了飞跃发展及突破，达到了高密度、高保密、低功耗、低成本、系统集成、动态可重构等特点。FPGA已经在通信、航天、消费电子等领域得到广泛应用，为了继续提高性能和降低功耗，采用20nm、14nm工艺已成为必然选择。然而在FPGA集成密度越来越高，芯片面积越来越大的同时，FPGA芯片的外围管脚也越来越多，并且每个管脚都关系着芯片功能能否正常使用，如何快速的定位芯片管脚是否正常，需要一种简单高效的方法来实现，IOL应运而生。然而，IOL内嵌测试固然是一种高效简单的测试方法，但是缺乏对IOL本身的正常与否的验证，使IOL测试结果的正确性得不到保证。
技术实现思路
本专利技术旨在解决现有技术中FPGA中的IOL测试缺乏验证手段，正确性得不到保证的问题。为解决上述技术问题，本专利技术实施例提供一种IOL测试验证方法，包括：将FPGA中的各个待验证的IOL单元串接，并建立与各级所述IOL单元对应的比对链；将激励输入串接的所述IOL单元中的第一级IOL单元和所述比对链，所述激励沿着串接的所述IOL单元进行传递，其中，上一级的所述IOL单元的输出作为下一级的所述IOL单元的输入；将各级所述IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断所述IOL单元功能和/或连接关系是否正常。可选的，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：当所述IOL单元配置为旁路、锁存器、寄存器中的至少一种时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。可选的，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：当所述IOL单元配置为GDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。可选的，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：当所述IOL单元配置为MDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。可选的，在根据比对结果判断所述IOL单元功能和/或连接关系是否正常之前，还包括：将最后一级所述IOL单元的输出结果与预设结果进行比较，并根据比较结果以及所述比对结果判断所述IOL单元功能和/或连接关系是否正常。本专利技术还提供了一种IOL测试验证装置，包括：创建模块，将FPGA中的各个待验证的IOL单元串接，并建立与各级所述IOL单元对应的比对链；输入模块，用于将激励输入串接的所述IOL单元中的第一级单元和所述比对链，所述激励沿着串接的所述IOL单元进行传递，其中，上一级的所述IOL单元的输出作为下一级的所述IOL单元的输入；比对模块，用于将各级所述IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断所述IOL单元功能和/或连接关系是否正常。可选的，所述比对模块还用于：当所述IOL单元配置为旁路、锁存器、寄存器中的至少一种时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。可选的，所述比对模块还用于：当所述IOL单元配置为GDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。可选的，所述比对模块还用于：当所述IOL单元配置为MDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。可选的，还包括比较模块，用于将最后一级所述IOL单元的输出结果与预设结果进行比较，并根据比较结果以及所述比对结果判断所述IOL单元功能和/或连接关系是否正常。本专利技术的有益效果是：本专利技术实施例提供了一种IOL测试验证方法和装置，将FPGA中的各个待验证的IOL单元串接，并建立与各级IOL单元对应的比对链；将激励输入串接的IOL单元中的第一级IOL单元和比对链，激励沿着串接的IOL单元进行传递，其中，上一级的IOL单元的输出作为下一级的IOL单元的输入，将各级IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断IOL单元功能和/或连接关系是否正常。通过本专利技术的实施，通过IOL单元链与比对链之间的输出的比对，实现了对IOL功能正常与否以及各单元的引脚的连接关系正确是否的验证，保证了IOL测试的准确性。附图说明图1为本专利技术实施例一的IOL测试验证方法流程图；图2为本专利技术实施例一的FPGA中的IOL单元组成示意图；图3为本专利技术实施例一的异或比对输出组成示意图；图4为本专利技术实施例二的IOL测试装置模块示意图。具体实施方式下面通过具体实施方式结合附图对本专利技术实施例作进一步详细说明。实施例一：本实施例提供一种IOL测试验证方法，请参见图1，具体包括：S101、将FPGA中的各个待验证的IOL单元串接，并建立与各级IOL单元对应的比对链；S102、将激励输入串接的IOL单元中的第一级IOL单元和比对链，激励沿着串接的IOL单元进行传递，其中，上一级的IOL单元的输出作为下一级的IOL单元的输入；S103、将各级IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断IOL单元功能和/或连接关系是否正常。在数字集成电路的设计中，尺寸越来越小，芯片管脚越来越密集，需要一种简单高效的方法来实现芯片的快速筛选，甄别正常的和连接故障的芯片，IOL内嵌测试就是这样一种高效的测试方法。在本实施例中，请参考图2，首先，需要将FPGA中的各个待验证的IOL单元串接起来，各个IOL单元分别命名为IOL_UNIT_1、IOL_UNIT_2……，TPG表示TestPatternGenerator，即测试模式发生器，用于生成激励；clk_in和rst_in分别表示时钟信号的输入和复位信号的输入，是整个系统的输入信号所在；激励以IO的形式经过各个IOL单元，且同时经过与各个IOL单元对应的比对链中的寄存器reg，最后，从Result_out输出最终的结果。将上一级的输出接口与下一级的输入接口相连，让经过上一级IOL单元的信号输入到下一级IOL单元中；各个待验证的IOL单元串接，输入的信号从第一级的IOL单元经过各级IOL单元后，从最后一级的IOL单元输出。在进行验证时，将激励输入串接的IOL单元的第一级IOL单元和比对链；激励在每经过一个IOL单元时形成一个相应的响应，然后，这个响应作为下一级IOL单元的输出，直到最后到达最后一级IOL单元并输出最终的响应结果。同样的，输入的激励除了经过各个IOL单元之外，还会经过与各级IOL单元对应的比对链，比对链由各个寄存器构成。在经过各个寄存器后，上一级寄存器所产生的响应作为下一级寄存器的输入，各级寄存器的时延与激励经过对应的IOL单元的时延一致。那么，在本实施例中，通过比对各个IOL单元的输出与相应的比对链的输出，就可以知道当前IOL单元是否正常，和/或当前相关的单元之间的连接关系是否正常，包括引脚是否正常、相连的芯片是否故障等等。在本实施例中本文档来自技高网...

【技术保护点】
一种IOL测试验证方法，包括：将FPGA中的各个待验证的IOL单元串接，并建立与各级所述IOL单元对应的比对链；将激励输入串接的所述IOL单元中的第一级IOL单元和所述比对链，所述激励沿着串接的所述IOL单元进行传递，其中，上一级的所述IOL单元的输出作为下一级的所述IOL单元的输入；将各级所述IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断所述IOL单元功能和/或连接关系是否正常。

【技术特征摘要】
1.一种IOL测试验证方法，包括：将FPGA中的各个待验证的IOL单元串接，并建立与各级所述IOL单元对应的比对链；将激励输入串接的所述IOL单元中的第一级IOL单元和所述比对链，所述激励沿着串接的所述IOL单元进行传递，其中，上一级的所述IOL单元的输出作为下一级的所述IOL单元的输入；将各级所述IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断所述IOL单元功能和/或连接关系是否正常。2.如权利要求1所述的IOL测试验证方法，其特征在于，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：当所述IOL单元配置为旁路、锁存器、寄存器中的至少一种时，将各级所述IOL单元的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。3.如权利要求1所述的IOL测试验证方法，其特征在于，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：当所述IOL单元配置为GDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。4.如权利要求1所述的IOL测试验证方法，其特征在于，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：当所述IOL单元配置为MDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。5.如权利要求1-4任一项所述的IOL测试验证方法，其特征在于，在根据比对结果判断所述IOL单元功能和/或连接关系是否正常之前，还包括：将最后一级所述IOL单元的输出结果与预设结果进行比较，并根据比较结果...

【专利技术属性】
技术研发人员：张健，蒯金，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44