用于通过多个通道来控制半导体存储器件的存储系统技术方案

一种存储系统，包括：多个通道；多个半导体存储器件，连接到通道；以及控制器，经由通道来控制半导体存储器件，其中，该控制器将程序数据写入到所述多个半导体存储器件的第一半导体存储器件中，以及其中，在所述程序数据的写入失败时，程序数据被暂时储存在所述多个半导体存储器件的第二半导体存储器件的页缓冲单元中，第二半导体存储器件连接到除与第一半导体存储器件相对应的通道之外的通道。

【技术实现步骤摘要】
用于通过多个通道来控制半导体存储器件的存储系统相关申请的交叉引用本申请要求2015年6月30日提交的申请号为10-2015-0092972的韩国专利申请的优先权，其全部公开通过引用整体合并于此。
本公开的各种实施例涉及一种电子设备，更具体地说，涉及一种用于通过多个通道来控制半导体存储器件的存储系统。
技术介绍
半导体存储器件通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)的半导体来实现。半导体存储器件通常分为易失性存储器件和非易失性存储器件。在易失性存储器件中，当电力被阻断时，所存储的数据消失。易失性存储器件包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。另一方面，非易失性存储器件即使在未通电时仍保留所存储的数据。非易失性存储器件包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。快闪存储器通常划分为NOR型和NAND型。多个半导体存储器件可以包括在存储系统中。半导体存储器件通过多个通道来控制以便由控制器高效地操作。
技术实现思路
本专利技术的各个实施例涉及一种具有改善的操作速度的存储器件。本公开的实施例可以包括存储系统，该存储系统包括：多个通道；连接到通道的多个半导体存储器件；以及控制器，其通过通道来控制半导体存储器件，其中，控制器将程序数据写入到多个半导体存储器件的第一半导体存储器件中，以及其中，当程序数据的写入失败时，程序数据被暂时储存在多个半导体存储器件的第二半导体存储器件的页缓冲单元中，第二半导体存储器件连接到除与第一半导体存储器件相对应的通道以外的通道。本公开的实施例可包括存储系统，该存储系统包括：多个通道；多个半导体存储器件，连接到通道；以及控制器，其通过通道来控制半导体存储器件并且通过使原始数据随机化来生成随机数据，其中，控制器将随机数据写入到多个半导体存储器件的第一半导体存储器件中，以及其中，当随机数据的写入失败时，随机数据被去随机化，并且被去随机化了的数据被暂时储存在多个半导体存储器件的第二半导体存储器件的页缓冲单元中，第二半导体存储器件连接到除与第一半导体存储器件相对应的通道以外的通道。本公开的实施例可包括存储系统，该存储系统包括：多个通道；多个半导体存储器件，连接到通道；以及控制器，其通过通道来控制半导体存储器件，其中控制器包括分别连接到通道的通道控制器和将通道控制器彼此连接的直接总线，以及通道控制器中的每个通道控制器命令将数据写入至连接到对应通道的半导体存储器件中，并且在数据的写入失败时通过与该数据相关的直接总线来与另一通道控制器通信。前面的概述仅仅是说明性的并且无意以任何方式进行限制。除以上描述的说明性方面、实施例和特征之外，通过参考附图和下面的详细描述，进一步的方面、实施例和特征将变得明显。附图说明通过参考附图详细描述其实施例，对于本领域的普通技术人员而言，本公开的以上的和其它的特征和优点将变得更加明显，在附图中：图1是示出了根据本公开的实施例的存储系统的框图；图2是图1中所示的半导体存储器件的详细示图；图3是图1中所示的存储器控制器的详细示图；图4是图3中所示的通道控制器的详细示图；图5是图1所示的控制器的操作的流程图；图6、图7和图8是描述图1中所示的控制器的操作的示图；图9是通道控制器和直接总线的示图；图10是示出图1中所示的控制器的操作的流程图；以及图11、图12和图13是描述图1中所示的控制器的操作的示图。具体实施方式在下文中，将参考附图来详细描述本专利技术的实施例。在下面的描述中，应当注意的是，将仅仅对理解本公开的操作所必需的部分进行说明，而将省略对其他部分的说明以便不使本专利技术的要点模糊。然而，本公开不限于本文中描述的示例性实施例，并且可以以其他形式来指定。然而，当前示例性实施例被提供以用于详细描述本公开，使得本领域的技术人员可以容易地领会本专利技术的技术精神。贯穿本说明书和所附权利要求书中，当描述一个元件“耦接”到另一元件时，该元件可以“直接耦接”到另一元件或通过第三元件“电耦接”到另一元件。贯穿说明书和权利要求书中，除非明确说明与此相反，否则词语“包括”和其变型(诸如“包含”或“包含有”)将被理解为暗示包括所陈述的元件但不排除任何其他元件。图1是示出根据本公开的实施例的存储系统的框图。参考图1，存储系统可以包括多个半导体存储器件SMD11至SMDk4以及控制器1000。该半导体存储器件SMD11至SMDk4被划分为第一存储器组至第k存储器组。例如，第一存储器组包括半导体存储器件SMD11至SMD14。此外，第k存储器组包括半导体存储器件SMDk1至SMDk4。包括在单个存储器组中的半导体存储器件通过对应的通道与控制器1000连接。例如，包括在第一存储器组中的半导体存储器件SMD11至SMD14通过第一通道CH1与控制器1000相连。此外，包括在第k存储器组中的半导体存储器件SMDk1至SMDk4通过第k通道CHk与控制器1000连接。半导体存储器件SMD11至SMDk4中的每个包括页缓冲单元。例如，连接到第一通道CH1的第一半导体存储器件SMD11至第四半导体存储器件SMD14分别包括第一页缓冲单元PB11至第四页缓冲单元PB14。此外，连接到第k通道CHk的第一半导体存储器件SMDk1至第四半导体存储器件SMDk4分别包括第一页缓冲单元PBk11至第四页缓冲单元PBk14。图2是示出图1中所示的半导体存储器件的详细示图。参考图2，半导体存储器件50可以包括存储单元阵列100和包含页缓冲单元140的外围电路110。存储单元阵列100包括多个存储块BLK1至BLKz。存储块BLK1至BLKz通过字线WL连接到地址解码器120，并通过位线BL1至BLm连接到页缓冲单元140。存储块BLK1至BLKz中的每个包括多个页。页分别连接到字线WL。每个页包括多个存储单元。存储单元可以是非易失性存储单元。半导体存储器件50的编程操作和读取操作以页为单位来执行。半导体存储器件50的擦除操作以存储块为单位来执行。外围电路110可包括地址解码器120、电压发生器130、页缓冲单元140、数据输入/输出电路150、控制逻辑160以及检测器170。地址解码器120通过字线WL连接到存储单元阵列110。地址解码器120可以在控制逻辑160的控制下操作。地址解码器120通过控制逻辑160接收地址ADDR。半导体存储器件50的编程操作以字线为单位来执行。在编程操作期间，地址ADDR可以包括块地址和行地址。地址解码器120可对接收到的地址ADDR中的块地址进行解码。地址解码器120根据所解码的块地址选择存储块BLK1至BLKz之中的一个存储块。地址解码器120可对接收到的地址ADDR中的行地址进行解码。地址解码器120根据所解码的行地址来选择被选中的存储块中的一个字线。从而，一个页被选中。地址解码器120可以包括地址缓冲器、块解码器以及行解码器。电压发生器130可以通过使用提供给半导体存储器件50的外部电源电压来产生多个电压。电压发本文档来自技高网...

【技术保护点】
一种存储系统，包括：多个通道；连接到通道的多个半导体存储器件；以及控制器，经由所述通道来控制半导体存储器件，其中，控制器将程序数据写入到所述多个半导体存储器件的第一半导体存储器件中，以及其中，在所述程序数据的写入失败时，所述程序数据被暂时储存在所述多个半导体存储器件的第二半导体存储器件的页缓冲单元中，第二半导体存储器件连接到除与第一半导体存储器件相对应的通道之外的通道。

【技术特征摘要】
2015.06.30 KR 10-2015-00929721.一种存储系统，包括：多个通道；连接到通道的多个半导体存储器件；以及控制器，经由所述通道来控制半导体存储器件，其中，控制器将程序数据写入到所述多个半导体存储器件的第一半导体存储器件中，以及其中，在所述程序数据的写入失败时，所述程序数据被暂时储存在所述多个半导体存储器件的第二半导体存储器件的页缓冲单元中，第二半导体存储器件连接到除与第一半导体存储器件相对应的通道之外的通道。2.如权利要求1所述的存储系统，其中，控制器从第二半导体存储器件的页缓冲单元取回所述程序数据，并且将所述程序数据重新写入到所述半导体存储器件中的一个半导体存储器件中。3.如权利要求1所述的存储系统，其中，第一半导体存储器件连接到所述通道之中的第一通道，第二半导体存储器件连接到所述通道之中的第二通道，以及在所述程序数据的写入失败时，控制器经由第一通道从第一半导体存储器件取回所述程序数据，并且经由第二通道将所述程序数据暂时储存在第二半导体存储器件的页缓冲单元中。4.如权利要求1所述的存储系统，其中，控制器包括：通道控制器，分别连接到所述通道；以及直接总线，连接到通道控制器，其中通道控制器经由直接总线彼此通信。5.如权利要求4所述的存储系统，其中，第一半导体存储器件连接到所述通道之中的第一通道，第二半导体存储器件连接到所述通道之中的第二通道,在所述程序数据的写入失败时，第一通道的通道控制器经由第一通道而从第一半导体存储器件取回所述程序数据，并且经由直接总线而将所述程序数据提供给第二通道的通道控制器，以及第二通道的通道控制器经由第二通道将所述程序数据暂时储存在第二半导体存储器件的页缓冲单元中。6.如权利要求5所述的存储系统，其中，第二通道的通道控制器经由第二通道而从第二半导体存储器件的页缓冲单元取回所述程序数据，并且经由直接总线而将所述程序数据提供给除第二通道之外的剩余通道之中的选中通道的通道控制器，以及所述选中通道的通道控制器将所述程序数据写入至连接到对应的通道的半导体存储器件之中的选中的半导体存储器件中。7.如权利要求5所述的存储系统，其中，所述通道控制器中的每个通道控制器包括数据缓冲器，第二通道的通道控制器经由第二通道从第二半导体存储器件的页缓冲单元取回所述程序数据，并且将所述程序数据缓存到对应的数据缓冲器中，以及第二通道的通道控制器将所述程序数据写入至连接到第二通道的半导体存储器件之中的选中的半导体存储器件中。8.一种存储系统，包括：多个通道；连接到通道的多个半导体存储器件；以及控制器，经由通道控制所述半导体存储器件，并且通过使原始数据随机化来生成随机数据，其中，控制器将所述随机数据写入到所述多个半导体存储器件的第一半导体存储器件中，以及其中，在所述随机数据的写入失败时，所述随机数据被去随机化，且被去随机化了的数据被暂时储存在所述多个半导体存储器件的第二半导体存储器件的页缓冲单元中，第二半导体存储器件连接到除与第一半导体存储器件相对应的通道之外的通道。9.如权利要求8所述的存储系统，其中，控制器从第二半导体存储器件的页缓冲单元取回所述被去随机化了的数据，通过使所述被去随机化了的数据随机化来产生第二随机数据，并且将第二随机数据重新写入到所述半导体存储器件的一个半导体存储器件中。10.如权利要求8所述的存储系统，其中，第一半导体存储器件连接到所述通道之中的第一通道，第二半导体存储器件连接到所述通道之中的第二通道，以及在所述随机数据的写入失败时，所述控制器经由第一通道从第一半导体存储器件取...

【专利技术属性】
技术研发人员：赵圣烨，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR