一种DDS频点去尾处理装置和方法制造方法及图纸

一种DDS频点去尾处理装置，包括功分器、程控分频器、FPGA、两路DDS、主路低通滤波器、辅路低通滤波器、混频器和开关滤波器；DDS时钟接功分器的输入端，功分器的输出端分别连接主路的DDS和程控分频器，程控分频器的输出端连接辅路的DDS，主路的DDS经过主路低通滤波器连接到混频器，辅路的DDS经过主路低通滤波器连接到混频器，混频器的输出端连接到开关滤波器，FPGA连接程控分频器、两路DDS和开关滤波器，开关滤波器的输出端作为该DDS频点去尾处理装置的信号输出端。本发明专利技术还公开一种DDS频点去尾处理方法。本发明专利技术相比现有技术具有以下优点：通过双路DDS信号的频率尾数抵消，从而得到准确的DDS频率信号。

DDS frequency point de tail processing device and method

A DDS frequency point to end processing device, including a power divider and a programmable frequency divider, FPGA and DDS, two main road, secondary road low-pass filter low-pass filter, mixer and filter switch; DDS clock connected power divider input, output power divider is respectively connected with the main road and DDS programmable frequency divider, the output end of the programmable frequency divider is connected with the auxiliary road DDS, the main road through the main DDS low pass filter is connected to the mixer, the auxiliary road through the main DDS low pass filter is connected to the mixer, the output of the mixer is connected to the switch filter, programmable divider, FPGA connection and two DDS switch filter, signal output end switch filter as the DDS frequency to tail end processing device. The invention also discloses a DDS frequency point de tail processing method. Compared with the prior art, the invention has the following advantages that the frequency mantissa of the dual channel DDS signal is counteracted, so an accurate DDS frequency signal is obtained.

【技术实现步骤摘要】
一种DDS频点去尾处理装置和方法
本专利技术涉及直接数字频率合成(DDS)技术，是一种DDS频点去尾处理技术。
技术介绍
直接数字频率合成(DDS)技术在信号发生器的实现中占据重要地位，在工程领域中应用广泛。DDS的本质是在数字域进行相位累加，通过查表得到数字波形，经DA转换输出。DDS输出信号f0和时钟fclk之间的频率关系为其中FTW是DDS器件的频率控制字，以32位为例，取值范围0～231-1。由于现代DDS器件的频率控制字位数很多，因此DDS输出信号可以具有很高的精度。但实际使用中发现，受限于数字器件的2的幂次方效应，DDS无法产生所需的任意准确频率，通常都带有一些无法消除的小数位。例如使用1GHz参考时钟的DDS频率步进精度在0.233Hz以下，但却无法产生准确的100MHz信号，更不用说产生fclk/7，fclk/9等分数频率信号。DDS的这种缺陷制约了它在某些需要精确定时系统中的应用。
技术实现思路
本专利技术所要解决的技术问题在于提供了一种能够产生所需的任意准确频率信号的DDS频点去尾处理装置和方法。本专利技术是通过以下技术方案解决上述技术问题的：一种DDS频点去尾处理装置，包括功分器、程控分频器、FPGA、两路DDS、主路低通滤波器、辅路低通滤波器、混频器和开关滤波器；DDS时钟接功分器的输入端，功分器的输出端分别连接主路的DDS和程控分频器，程控分频器的输出端连接辅路的DDS，主路的DDS经过主路低通滤波器连接到混频器，辅路的DDS经过主路低通滤波器连接到混频器，混频器的输出端连接到开关滤波器，FPGA连接程控分频器、两路DDS和开关滤波器，开关滤波器的输出端作为该DDS频点去尾处理装置的信号输出端。使用该DDS频点去尾处理装置进行DDS频点去尾处理的方法包括如下步骤：首先进行参数设置；参数设置完成后，DDS时钟信号经过功分器功分两路，其中主路时钟信号直接送入主路的DDS的输入端，另一路经过程控分频器分频后的辅路时钟信号送入辅路的DDS的输入端，主路的DDS的输出信号经低通滤波器滤波后输出到混频器，辅路的DDS的输出信号经低通滤波器滤波后输出到混频器，在混频器中去除频率尾数，混频结果经开关滤波器输出。所述参数设置包括：根据需要确定程控分频器的分频比N；确定经过功分器以后的主路时钟频率以及经过程控分频器以后的辅路时钟；根据频率设定确定DDS频率控制字，首先利用式(5)确定主路DDS频率控制字A，然后用式(6)确定辅路频率控制字B；最后选择合适的开关滤波器通道；B＝232-A·N(6)其中fA是主路频率，A是主路频率控制字；fs是主路时钟，B是辅路频率控制字，A和B都只能取整数，N是程控分频器的分频比。优化的，辅路频率设定在28-35MHz，主路频率为目标频率±30MHz。假定主路时钟是fs，分频比N，则辅路时钟为fs/N，根据公式(1)得到两路DDS的输出频率其中fA是主路频率，A是主路频率控制字；fB是辅路频率，B是辅路频率控制字，A和B都只能取整数，两路DDS信号经过混频，输出频率为公式(4)中AN±B是连续的整数，必然存在合适的A、B，使得AN±B＝232，输出频率准确地等于fs/N。本专利技术还公开一种采用上述的一种DDS频点去尾处理装置进行DDS频点去尾处理的方法，包括如下步骤：首先进行参数设置；参数设置完成后，DDS时钟信号经过功分器功分两路，其中主路时钟信号直接送入主路的DDS的输入端，另一路经过程控分频器分频后的辅路时钟信号送入辅路的DDS的输入端，主路的DDS的输出信号经低通滤波器滤波后输出到混频器，辅路的DDS的输出信号经低通滤波器滤波后输出到混频器，在混频器中去除频率尾数，混频结果经开关滤波器输出。所述参数设置包括：根据需要确定程控分频器的分频比N；确定经过功分器以后的主路时钟频率以及经过程控分频器以后的辅路时钟；根据频率设定确定DDS频率控制字，首先利用式(5)确定主路DDS频率控制字A，然后用式(6)确定辅路频率控制字B；最后选择合适的开关滤波器通道；B＝232-A·N(6)其中fA是主路频率，A是主路频率控制字；fs是主路时钟，B是辅路频率控制字，A和B都只能取整数，N是程控分频器的分频比。辅路频率设定在28-35MHz，主路频率为目标频率±30MHz。假定主路时钟是fs，分频比N，则辅路时钟为fs/N，根据公式(1)得到两路DDS的输出频率其中fA是主路频率，A是主路频率控制字；fB是辅路频率，B是辅路频率控制字，A和B都只能取整数，两路DDS信号经过混频，输出频率为公式(4)中AN±B是连续的整数，必然存在合适的A、B，使得AN±B＝232，输出频率准确地等于fs/N。本专利技术相比现有技术具有以下优点：通过双路DDS信号的频率尾数抵消，从而得到准确的DDS频率信号。该DDS频点去尾处理技术可以控制分频比N得到fs任意小数倍，甚至分数倍的准确频率，是信号产生中关键技术。该DDS频点去尾处理技术中分频器的分频比可根据需要调整，3倍分频比可以得到fs/3的准确频率、5倍分频比可以得到fs/10的准确频率、7倍分频比可以得到fs/7的准确频率、9倍分频比可以得到fs/9的准确频率、25倍分频比可以得到fs/100的准确频率。附图说明图1是本专利技术实施例的DDS频点去尾处理装置的原理框图。具体实施方式下面对本专利技术的实施例作详细说明，本实施例在以本专利技术技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本专利技术的保护范围不限于下述的实施例。请参阅图1所示，本专利技术实施例的DDS频点去尾处理装置包括功分器1、程控分频器2、FPGA3、两路DDS4、主路低通滤波器5、辅路低通滤波器6、混频器7和开关滤波器8。DDS时钟接功分器1的输入端，功分器1的输出端分别连接主路的DDS4和程控分频器2，程控分频器2的输出端连接辅路的DDS4，主路的DDS4经过主路低通滤波器5连接到混频器7，辅路的DDS4经过主路低通滤波器6连接到混频器7，混频器7的输出端连接到开关滤波器8，FPGA3连接程控分频器2、两路DDS4和开关滤波器8，开关滤波器8的输出端作为该DDS频点去尾处理装置的信号输出端。使用该DDS频点去尾处理装置进行DDS频点去尾处理的方法包括如下步骤：首先进行参数设置：根据需要确定程控分频器2的分频比N；确定经过功分器1以后的主路时钟频率以及经过程控分频器2以后的辅路时钟，主辅路时钟频率应便于混频及滤波，一般将辅路频率设定在28-35MHz，主路频率为目标频率±30MHz，这样有利于杂波抑制；根据频率设定确定DDS频率控制字，首先利用式(5)确定主路DDS频率控制字A，然后用式(6)确定辅路频率控制字B；最后选择合适的开关滤波器通道；B＝232-A·N(6)其中fA是主路频率，A是主路频率控制字；fs是主路时钟，B是辅路频率控制字，A和B都只能取整数，N是程控分频器2的分频比；参数设置完成后，DDS时钟信号经过功分器1功分两路，其中主路时钟信号直接送入主路的DDS4的输入端，另一路经过程控分频器2分频后的辅路时钟信号送入辅路的DDS4的输入端，信号经过程控分频器2，降低时钟频率，提高频率精度，主路的DDS4的输出信号经低通滤波器5滤波后输出到混频器7，辅路的DDS4的输出本文档来自技高网...

【技术保护点】
一种DDS频点去尾处理装置，其特征在于，包括功分器、程控分频器、FPGA、两路DDS、主路低通滤波器、辅路低通滤波器、混频器和开关滤波器；DDS时钟接功分器的输入端，功分器的输出端分别连接主路的DDS和程控分频器，程控分频器的输出端连接辅路的DDS，主路的DDS经过主路低通滤波器连接到混频器，辅路的DDS经过主路低通滤波器连接到混频器，混频器的输出端连接到开关滤波器，FPGA连接程控分频器、两路DDS和开关滤波器，开关滤波器的输出端作为该DDS频点去尾处理装置的信号输出端。

【技术特征摘要】
1.一种DDS频点去尾处理装置，其特征在于，包括功分器、程控分频器、FPGA、两路DDS、主路低通滤波器、辅路低通滤波器、混频器和开关滤波器；DDS时钟接功分器的输入端，功分器的输出端分别连接主路的DDS和程控分频器，程控分频器的输出端连接辅路的DDS，主路的DDS经过主路低通滤波器连接到混频器，辅路的DDS经过主路低通滤波器连接到混频器，混频器的输出端连接到开关滤波器，FPGA连接程控分频器、两路DDS和开关滤波器，开关滤波器的输出端作为该DDS频点去尾处理装置的信号输出端。2.根据权利要求1所述的一种DDS频点去尾处理装置，其特征在于，使用该DDS频点去尾处理装置进行DDS频点去尾处理的方法包括如下步骤：首先进行参数设置；参数设置完成后，DDS时钟信号经过功分器功分两路，其中主路时钟信号直接送入主路的DDS的输入端，另一路经过程控分频器分频后的辅路时钟信号送入辅路的DDS的输入端，主路的DDS的输出信号经低通滤波器滤波后输出到混频器，辅路的DDS的输出信号经低通滤波器滤波后输出到混频器，在混频器中去除频率尾数，混频结果经开关滤波器输出。3.根据权利要求2所述的一种DDS频点去尾处理装置，其特征在于，所述参数设置包括：根据需要确定程控分频器的分频比N；确定经过功分器以后的主路时钟频率以及经过程控分频器以后的辅路时钟；根据频率设定确定DDS频率控制字，首先利用式(5)确定主路DDS频率控制字A，然后用式(6)确定辅路频率控制字B；最后选择合适的开关滤波器通道；B＝232-A·N(6)其中fA是主路频率，A是主路频率控制字；fs是主路时钟，B是辅路频率控制字，A和B都只能取整数，N是程控分频器的分频比。4.根据权利要求3所述的一种DDS频点去尾处理装置，其特征在于，辅路频率设定在28-35MHz，主路频率为目标频率±30MHz。5.根据权利要求3所述的一种DDS频点去尾处理装置，其特征在于，假定主路时钟是fs，分频比N，则辅路时钟为fs/N，根据公式(1)得到两路DDS的输出频率其中fA是主路频率，A是主路频率控制字；fB是辅路频率，B是辅路频率控制字，A和B都只能取整数，两路DDS信号经过混频，输出频率为

【专利技术属性】
技术研发人员：郭雪锋，方立军，马骏，张焱，崇毓华，
申请(专利权)人：中国电子科技集团公司第三十八研究所，
类型：发明
国别省市：安徽,34