用于芯片到芯片通信的系统和方法技术方案

公开了用于芯片到芯片通信的系统和方法。在一示例性方面，芯片到芯片链路包括主设备，主设备具有数据发射机、时钟、时钟发射机、与时钟相关联的锁相环(PLL)以及接收机。芯片到芯片链路还包括从设备，从设备具有数据发射机、时钟接收机和数据接收机。值得注意的是，从设备缺少时钟或PLL。通过从从设备移除时钟，从设备不具有从PLL的功率消耗元件。此外，因为从设备不具有通常需要获取新频率并且稳定的时钟，主设备可以相对快速地改变频率以及跨许多频率(而非仅仅一个或两个预定义频率)来改变频率。

System and method for chip to chip communication

Systems and methods for chip to chip communications are disclosed. In an exemplary aspect, the chip to chip link includes a main device having a data transmitter, a clock, a clock transmitter, a PLL associated with the clock, and a receiver. The chip to chip link also includes slave devices, from devices that have data transmitters, clock receivers, and data receivers. It is worth noting that the clock or PLL is missing from the device. By removing the clock from the device, the device does not have a power consuming component from the PLL. In addition, because the device does not have usually need to acquire new and stable clock frequency, the master device can across many frequency and change relatively quickly (and not just one or two predefined frequency) to change the frequency.

【技术实现步骤摘要】
【国外来华专利技术】用于芯片到芯片通信的系统和方法优先权要求本申请要求于2014年7月18日提交且题为“SYSTEMSANDMETHODSFORCHIPTOCHIPCOMMUNICATION(用于芯片到芯片通信的系统和方法)”的美国临时专利申请S/N.62/026,063的优先权，该申请通过援引全部纳入于此。本申请还要求于2015年7月16日提交且题为“SYSTEMSANDMETHODSFORCHIPTOCHIPCOMMUNICATION(用于芯片到芯片通信的系统和方法)”的美国专利申请序列号14/801,310的优先权，该美国专利申请通过引用全部纳入于此。背景I.公开领域本公开的技术一般涉及集成电路(IC)并且尤其涉及两个IC之间的通信。II.背景计算设备在当代社会是盛行的。此类计算设备受益于藉由日益复杂的集成电路(IC)而实现的日益增加的大量功能性。此类IC可以位于印刷电路板(PCB)上并且通过非瞬态导电元件(例如，物理迹线)来互连。根据预定义协议，信号在这些物理迹线上被路由。增加的功能性增加了此类信号中包括的数据量，从而需要更快的时钟速度和更多的导电元件来容适增加的数据。在许多实例中，用于封装数据的协议(诸如外围组件互连(PCI))由相异商业兴趣联盟创建。创建协议中所涉及的各个实体通过一系列折衷和工程现实来达成最终发布协议。具有共同协议的益处是根据协议使得设备的容易可用的互通性。此类互通性给予设备制造商在选择可以从其购买组件的厂商方面的灵活性。具有共同协议的缺点是该协议常常被过度设计以解决“最差情形”的场景。此类过度设计导致过度使用IC内的面积以及额外的功耗。另一个缺点是该协议可能无法快速地对不断改变的现实作出反应。即，新技术或旧技术的非预期组合可能与协议较差地交互。此类较差交互的一个示例是当在芯片到芯片总线上的时钟速度增加时，消耗越来越多的功率。此外，随着时钟速度增加，随着时钟信号上升和下降的转变被缩短(即，转变发生得更快)，这对计算设备内的其他组件造成越来越多的电磁干扰(EMI)。而且，此类电磁发射可能影响计算设备能够成为联邦通信委员会(FCC)的发射标准的期望处理的能力。因而，期望一种改善芯片间信令的方式。公开概述详细描述中公开的各方面包括用于芯片到芯片通信的系统和方法。在一示例性方面，芯片到芯片链路包括主设备，主设备具有数据发射机、时钟、时钟发射机、与时钟相关联的锁相环(PLL)以及接收机。芯片到芯片链路还包括从设备，从设备具有数据发射机、时钟接收机和数据接收机。值得注意的是，从设备缺少时钟或PLL。通过从从设备移除时钟，从设备不具有从PLL的功率消耗元件。此外，因为从设备不具有通常需要获取新频率并且稳定的时钟，主设备可以相对快速地改变频率以及跨许多频率(而非仅仅一个或两个预定义频率)来改变频率。频率移位允许芯片到芯片链路缓解可变的电磁干扰(EMI)攻击，以及帮助阻止芯片到芯片链路成为可变EMI的受害者。就此而言，在一个方面，提供了一种主集成电路(IC)。主IC包括被配置成耦合至芯片间总线的总线接口。主IC还包括发射机，发射机包括驱动器，驱动器将数据信号输出到总线接口以供跨芯片间总线进行传输。主IC还包括耦合至总线接口的接收机。主IC还包括操作地耦合至接收机的时钟数据恢复(CDR)电路。主IC还包括PLL，PLL接收参考时钟信号并且将时钟信号输出到发射机的驱动器和CDR电路。发射机通过总线接口将主时钟信号输出到芯片间总线上。主IC还包括操作地耦合到PLL和CDR电路的控制系统。控制系统被配置成通过控制PLL来改变主时钟信号的频率。数据传输在独立于远程从IC处的时钟活动的频率改变期间继续。在另一方面，提供了一种从IC。从IC包括被配置成耦合至芯片间总线的总线接口。从IC还包括发射机，发射机包括驱动器，驱动器将数据信号输出到总线接口以供跨芯片间总线进行传输。从IC还包括耦合至总线接口的接收机。接收机被配置成从通过芯片间总线接收自主IC的信号中提取时钟信号。从IC还包括操作地耦合至接收机的时钟数据恢复(CDR)电路。从IC还包括操作地耦合到接收机和CDR电路的控制系统。控制系统被配置成在由接收机提取的时钟信号上操作，而不参考内部锁相环(PLL)或内部时钟。在另一方面，提供了一种系统。该系统包括芯片间总线。该系统还包括第一IC。第一IC包括被配置成耦合至芯片间总线的第一总线接口。第一IC还包括第一发射机，第一发射机包括第一驱动器，第一驱动器将第一数据信号输出到第一总线接口以供跨芯片间总线进行传输。第一IC还包括耦合至第一总线接口的第一接收机。第一IC还包括操作地耦合至第一接收机的第一CDR电路。第一IC还包括操作地耦合至第一CDR电路的第一控制系统。该系统还包括第二IC。第二IC包括被配置成耦合至芯片间总线的第二总线接口。第二IC还包括第二发射机。第二发射机包括第二驱动器，第二驱动器将第二数据信号输出到第二总线接口以供跨芯片间总线进行传输。第二IC还包括耦合至第二总线接口的第二接收机。第二接收机被配置成从通过芯片间总线接收自第一IC的信号中提取时钟信号。第二IC还包括操作地耦合至第二接收机的第二CDR电路。第二IC还包括操作地耦合到第二接收机和第二CDR电路的第二控制系统。第二控制系统被配置成在由第二接收机提取的时钟信号上操作，而不参考内部PLL或内部时钟。该系统还包括在第一IC与第二IC之间共享的唯一活跃PLL。唯一活跃PLL被配置成提供时钟信号以供由第一IC和第二IC两者使用。附图简述图1是根据本公开的示例性方面的具有主芯片和从芯片的计算设备的简化框图；图2解说了图1的主芯片的更详细的框图；图3解说了图1的从芯片的更详细的框图；图4是具有示例性非对称的芯片到芯片通信链路的计算设备的简化框图；图5是具有示例性非对称的芯片到芯片通信链路和可选数目的接收或发射信道的计算设备的简化框图；图6是具有与可选主机的示例性非对称的芯片到芯片通信链路的计算设备的简化框图；图7是具有与可选主机的示例性非对称的芯片到芯片通信链路和可选数目的接收或发射信道的计算设备的简化框图；图8是具有用于符合标准的芯片和未符合标准的芯片的共享凸起的示例性芯片的框图；图9是解说用于适用于本文描述的主芯片和从芯片的频率移位、功率移位和睡眠模式的示例性过程的流程图；以及图10是使用本文描述的芯片到芯片通信方案的可包括主芯片或从芯片的示例性基于处理器的系统的框图。详细描述现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必然被解释为优于或胜过其他方面。详细描述中公开的各方面包括用于芯片到芯片通信的系统和方法。在一示例性方面，芯片到芯片链路包括主设备，主设备具有数据发射机、时钟、时钟发射机、与时钟相关联的锁相环(PLL)以及接收机。芯片到芯片链路还包括从设备，从设备具有数据发射机、时钟接收机和数据接收机。值得注意的是，从设备缺少时钟或PLL。通过从从设备移除时钟，从设备不具有从PLL的功率消耗元件。此外，因为从设备不具有通常需要获取新频率并且稳定的时钟，主设备可以相对快速地改变频率以及跨许多频率(而非仅仅一个或两个预定义频率)来改变频率。频率移位允许芯片到芯片本文档来自技高网...

【技术保护点】
一种主集成电路(IC)，包括：总线接口，所述总线接口被配置成耦合至芯片间总线；发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输；接收机，所述接收机耦合至所述总线接口；时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机；锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上；以及控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续。

【技术特征摘要】
【国外来华专利技术】2014.07.18 US 62/026,063;2015.07.16 US 14/801,3101.一种主集成电路(IC)，包括：总线接口，所述总线接口被配置成耦合至芯片间总线；发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输；接收机，所述接收机耦合至所述总线接口；时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机；锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上；以及控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续。2.如权利要求1所述的主IC，其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。3.如权利要求1所述的主IC，其特征在于，进一步包括温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。4.如权利要求3所述的主IC，其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。5.如权利要求1所述的主IC，其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。6.如权利要求1所述的主IC，其特征在于，进一步包括定时器控制电路和温度控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。7.如权利要求1所述的主IC，其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。8.如权利要求1所述的主IC，其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。9.一种从集成电路(IC)，包括：总线接口，所述总线接口被配置成被耦合至芯片间总线；发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输；接收机，所述接收机耦合至所述总线接口并且被配置成从通过所述芯片间总线接收自主IC的信号中提取时钟信号；时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机；以及控制系统，所述控制系统操作地耦合至所述接收机和所述CDR电路，所述控制系统被配置成在由所述接收机提取的时钟信号上操作而不参考内部锁相环(PLL)或内部时钟。10.如权利要求9所述的从IC，其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周...

【专利技术属性】
技术研发人员：J·A·瑟斯顿，K·L·阿卡迪亚，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US