基于以太网物理层芯片速率连续可变的收发器及传输方法技术

本发明专利技术公开了一种基于以太网物理层芯片速率连续可变的收发器及传输方法，属于地震勘探技术领域，收发器包括FPGA控制芯片、和第一、第二PHY芯片，FPGA分别通过时钟接口与第一、第二PHY芯片的输入接口连接、通过数据输入输出接口RGMII或MII与第一、第二PHY芯片连接以及通过数据管理输入输出接口MDIO与第一、第二PHY芯片连接。另外公开一种利用上述收发器进行数据传输的方法。本发明专利技术仅采用FPGA主控芯片通过MII接口与PHY芯片连接，进行数据传输，而且本发明专利技术中采用FPGA直接驱动PHY参考时钟，节省了CPU、无源25MHz晶振等器件的使用，大大减少了数据传输所需要的器件，降低了收发器的成本和功耗，对野外施工及地震勘探等领域具有重要的意义。

【技术实现步骤摘要】
基于以太网物理层芯片速率连续可变的收发器及传输方法
本专利技术涉及地震勘探
，特别涉及一种基于以太网物理层芯片速率连续可变的收发器及传输方法。
技术介绍
目前，在地震物理勘探领域中，最常用的仪器是地震仪，随着地震仪采集道数的不断增加，数据的传输方法也在不断的改进。传统的数据传输方法主要包括低速串行传输和高速串行传输。但是这两种传统的数据传输方法均不能同时满足高速传输和低速传输的需要，因此，技术人员在公开号为CN102692642A的专利文献中提出了基于以太网物理层收发器的数据传输方案，该方案可以根据数据传输需要选择10Mbps、100Mbps、1000Mbps之一作为工作频点。但是这种数据传输方案仍具有较为严重的缺陷在于其工作频率无法连续可调。在实际应用中，这就带来了一系列的问题：一是，假如一条测线上最大数据传输速率是16Mbps，传统的RS485可以直接调到此频点传输，而使用以太网物理层收发器则只能采用100Mbps的模式，而在地震仪的两个采集站之间的电缆可以长达200米甚至更长，这样长的电缆如果要求工作在100Mbps以下，对电缆品质的要求非常的高，增大了使用成本。二是，现有的以太网物理层收发器的数据传输方案必须通过FPGA和CPU配合来完成数据传输，CPU用来完成对PHY的工作模式的配置，但是使用CPU后，极大的增加了系统的复杂度以及使用成本，降低了系统的可靠性。三是，现有的以太网物理层收发器无法通过FPGA直接驱动以太网工作在1000Mbps模式。
技术实现思路
本专利技术的目的在于提供一种基于以太网物理层芯片速率连续可变的收发器及传输方法，以解决现有以太网物理层收发器使用成本较高的问题。为实现以上目的，本专利技术采用的技术方案为：第一方面，提供一种基于以太网物理层芯片速率连续可变的收发器，该收发器包括FPGA控制芯片、和第一、第二PHY芯片，FPGA分别通过时钟接口与第一、第二PHY芯片的输入接口连接、通过数据输入输出接口RGMII或MII与第一、第二PHY芯片连接以及通过数据管理输入输出接口MDIO与第一、第二PHY芯片连接。第二方面，提供一种基于以太网物理层芯片速率连续可变的传输方法，该方法包括：第一PHY芯片接收底层的数据，并通过RGMII或MII接口将接收的底层数据发送至FPGA控制芯片；FPGA控制芯片通过RGMII或MII接口将底层数据发送至第二PHY芯片。与现有技术相比，本专利技术存在以下技术效果：本专利技术中仅采用FPGA主控芯片通过MII接口与PHY芯片连接，进行数据传输，而且本专利技术中采用FPGA直接驱动参考时钟，节省了CPU、无源25MHz晶振等器件的使用，大大减少了数据传输所需要的器件，降低了收发器的成本和功耗，对野外施工及地震勘探等领域具有重要的意义。附图说明图1是本专利技术一实施例中基于以太网物理层芯片速率连续可变的收发器的结构示意图；图2是本专利技术一实施例中中基于以太网物理层芯片速率连续可变的收发器与模数转换器连接的结构示意图图3是本专利技术一实施例中的FPGA控制芯片的结构示意图；图4是本专利技术一实施例中的基于以太网物理层芯片速率连续可变的收发器应用在地震仪数据传输系统中的结构示意图；图5是本专利技术一实施例中基于以太网物理层芯片速率连续可变的传输方法的流程示意图；图6是本专利技术一实施例中另一种基于以太网物理层芯片速率连续可变的传输方法的流程示意图；图7是本专利技术一实施例中MDIO总线写入时序图；图8是本专利技术一实施例中MDIO总线读取时序图；图9是本专利技术一实施例中FPGA主控芯片发送端相关信号时序图；图10是本专利技术一实施例中FPGA主控芯片接收端相关信号时序图。具体实施方式下面结合图1至图10所示，对本专利技术做进一步详细叙述。如图1所示，本实施例公开了一种基于以太网物理层芯片速率连续可变的收发器，其特征在于，包括FPGA控制芯片10、和第一、第二PHY芯片21、22，FPGA10分别通过时钟接口与第一、第二PHY芯片21、22的输入接口连接、通过数据输入输出接口RGMII或MII与第一、第二PHY芯片21、22连接以及通过数据管理输入输出接口MDIO与第一、第二PHY芯片21、22连接。具体地，本实施例中的第一、第二PHY芯片21、22指的是以太网物理层芯片(Physicallayer，PHY)。本实施例通过现场可编程门阵列(Field－ProgrammableGateArray，FPGA)取代CPU来通过MDIO总线配置PHY和读取PHY的状态，极大的降低了系统的复杂度和功耗，同时节省了使用成本。其中，如图2所示，上述的收发器还包括与FPGA控制芯片(10)输入端连接的模数变换器ADC30。需要说明的是，本实施例中还可设置一个以太网变压器，用以保护FPGA控制芯片10和第一、第二PHY芯片21、22内部的电路不受外部强脉冲的干扰。具体地，本实施中采用Broadcom公司生产的BCM54610型号的PHY芯片，使用的是Altera公司生产的EP3C40F484型号的FPGA，其中，FPGA与PHY之间的连接主要包括三个部分：(1)参考时钟refclk，由FPGA直接根据具体速率参照表1来选择相应频率的参考时钟信号发送至PHY芯片。表1实际速率20Mbps30Mbps40Mbps50Mbps60Mbps80Mbps模式选择10Mbps10Mbps100Mbps100Mbps100Mbps100Mbps参考时钟50MHz75MHz10MHz12.5MHz15MHz20MHz(2)数据接口，在1000Mbps模式下是RGMII接口，而100Mbps或者是10Mbps下是MII接口。以MII接口为例，其包括接收和发送两个部分。FPGA需要按照标准的MII接口时序来驱动相应信号即可，具体来说就是发送数据时是将发送使能信号txen置成高电平的同时将数据按照每4个bit一齐在发送时钟txclk的上升沿驱动到txd[3:0]上，而接收数据时是在接收数据有效信号rxdv为高电平同时在rxclk的上升沿将rxd[3:0]上的4个bit数据存储下来。而对于RGMII模式区别是需要在txclk或者rxclk的上升沿和下降沿均驱动或者存储数据。(3)数据管理输入输出接口MDIO，这部分主要是用来配置PHY的相应寄存器以使其工作在特定配置以及查询PHY工作状态。此接口仅包含MDC和MDIO两根信号线。FPGA作为主设备当其访问PHY相应寄存器时就需要输出时钟信号给MDC，写寄存器时需要在MDC上升沿同时驱动MDIO信号线，读寄存器时需要MDC上升沿读MDIO信号线。具体地，如图3所示，FPGA10包括调度模块11和第一、第二双倍数据输入输出DDIO12、13；第一双倍数据输入输出DDIO12的输入端通过RGMII或MII接口与第一PHY芯片21连接、上/下沿输出接口并线后与RXFIFO14的输入端连接；第二双倍数据输入输出DDIO13的输出端通过数据接口RGMII或MII接口与第二PHY芯片22连接、上/下沿输入接口并线后与TXFIFO15的输出端连接；RXFIFO14的输出端通过调度模块11与TXFIFO15的输入端连接。需要说明的是，RXFIFO14为接收队列(ReceiveFirstInFirstOut)，T本文档来自技高网...

【技术保护点】
一种基于以太网物理层芯片速率连续可变的收发器，其特征在于，包括FPGA控制芯片（10）、和第一、第二PHY芯片（21、22），FPGA（10）分别通过时钟接口与第一、第二PHY芯片（21、22）的输入接口连接、通过数据输入输出接口RGMII或MII与第一、第二PHY芯片（21、22）连接以及通过数据管理输入输出接口MDIO与第一、第二PHY芯片（21、22）连接。

【技术特征摘要】
1.一种基于以太网物理层芯片速率连续可变的收发器，其特征在于，包括FPGA控制芯片（10）、和第一、第二PHY芯片（21、22），FPGA（10）分别通过时钟接口与第一、第二PHY芯片（21、22）的输入接口连接、通过数据输入输出接口RGMII或MII与第一、第二PHY芯片（21、22）连接以及通过数据管理输入输出接口MDIO与第一、第二PHY芯片（21、22）连接。2.如权利要求1所述的收发器，其特征在于，所述的FPGA（10）包括调度模块（11）和第一、第二双倍数据输入输出DDIO（12、13）；第一双倍数据输入输出DDIO（12）的输入端通过RGMII或MII接口与第一PHY芯片（21）连接、上/下沿输出接口并线后与RXFIFO（14）的输入端连接；第二双倍数据输入输出DDIO（13）的输出端通过数据接口RGMII或MII接口与第二PHY芯片（22）连接、上/下沿输入接口并线后与TXFIFO（15）的输出端连接；RXFIFO（14）的输出端分别通过调度模块（12）与TXFIFO（15）的输入端连接。3.一种基于以太网物理层芯片速率连续可变的传输方法，其特征在于，包括：S1、第一PHY芯片（21）接收底层的数据，并通过RGMII或...

【专利技术属性】
技术研发人员：杨阳，俞小露，曹桂平，胡鑫，於霞，唐学峰，陈静，
申请(专利权)人：合肥国为电子有限公司，
类型：发明
国别省市：安徽,34