半导体器件制造技术

一种半导体器件，包括半导体基板，所述半导体基板在第一表面上包括第一沟槽以及连结到每个第一沟槽的第二沟槽。所述半导体基板包括：p型端部层，其从第一表面延伸到比每个第一沟槽在第二表面侧的端部更靠近半导体基板的第二表面的位置，并且在第一表面的平面视图中包括每个第一沟槽的纵向端部；第一p型层，其设置在相邻的第一沟槽之间的区域中，并且接触设在第一表面上的第一电极；n型阻挡层；第二p型层。第二沟槽使p型端部层与第一p型层及第二p型层分离。

semiconductor device

A semiconductor device includes a semiconductor substrate that includes a first trench and a second trench connected to each of the first trenches on the first surface. The semiconductor substrate includes: P type end layer, extending from the first surface to the second surface of the semiconductor substrate is positioned closer to each of the first groove at the end of the second side surface of the longitudinal end and includes each of the first trench in the plane view of the first surface of the first layer; P type, its regional settings between the first groove adjacent to the contact, and a first electrode on the first surface of the barrier layer; N type; P type layer second. The second groove separates the P end layer from the first p type layer and the two p type layer.

【技术实现步骤摘要】
半导体器件
本专利技术涉及一种半导体器件。
技术介绍
日本专利申请公开No.2015-141935(JP2015-141935A)中公开了二极管。沟槽形成在半导体基板的上表面上。每个沟槽的内表面被绝缘层覆盖。电极设置在每个沟槽中。每个沟槽贯通p型阳极层(主体层)而到达n型漂移层。该二极管的p型阳极层被n型阻挡层垂直划分。n型漂移层设置在下阳极层的下面。n型阴极层设置在n型漂移层的下侧。当正向电压施加于该二极管时，空穴从上阳极层经由n型阻挡层、下阳极层和n型漂移层流到n型阴极层。同时，电子在与空穴的流动相反的方向上流动。当正向电压施加于二极管时，作为n型阻挡层与下阳极层之间的界面的p-n结成为针对空穴的阻挡。因此，抑制空穴从上阳极层经由n型阻挡层和下阳极层流到n型漂移层中。其后当施加于二极管的施加电压从正向电压切换到反向电压时，存在于n型漂移层中的空穴经由下阳极层、n型阻挡层和上阳极层排出到阳极电极。反向电流(所谓的反向恢复电流)从而流过二极管。由于反向恢复电流的流过，二极管发生损耗(所谓的反向恢复损耗)。然而，因为在施加正向电压期间抑制空穴流到n型漂移层中，所以在施加反向电压期间少数空穴从n型漂移层排出到阳极电极。因此，反向恢复损耗在该二极管中被抑制。
技术实现思路
当反向电压施加于二极管时，耗尽层在n型漂移层内扩张，并且在n型漂移层中产生电场。在如JP2015-141935A中的具有沟槽的二极管中，电场易于集中在每个沟槽的纵向端部的附近。为了抑制电场的这样的集中，存在以包围每个沟槽的纵向端部的方式设置p型层(以下被称为p型端部层)的情况。然而，如JP2015-141935A中在上阳极层和下阳极层被n型阻挡层划分的二极管中设置p型端部层的情况下，上阳极层和下阳极层由p型端部层连接。在这种情况下，当正向电压施加于二极管时，下阳极层的电势变得基本上与上阳极层的电势相同，并且空穴从下阳极层流到n型漂移层中。结果，上述抑制反向恢复损耗的效果减小。本专利技术提供一种有效地抑制具有阻挡层和p型端部层这两者的二极管中的反向恢复损耗的技术。根据本专利技术的一方面的半导体器件包括：半导体基板，其在第一表面上包括多个第一沟槽以及连结到每个第一沟槽的第二沟槽；第一绝缘层，其覆盖每个第一沟槽的内表面；第一沟槽电极，其分别设在第一沟槽中，并且通过第一绝缘层而与半导体基板绝缘；第二绝缘层，其覆盖第二沟槽的内表面；第一电极，其设在第一表面上；以及第二电极，其设在半导体基板的第二表面上。半导体基板包括：p型端部层，其从第一表面延伸到比每个第一沟槽在半导体基板的厚度方向上在第二表面侧的端部更靠近第二表面的位置，并且包括第一表面的平面视图中的每个第一沟槽的纵向端部；第一p型层，其隔着第二沟槽设置在p型端部层的相对侧，第一p型层设置在保持于相邻的第一沟槽之间的沟槽间区域中，并且接触第一电极；n型阻挡层，该n型阻挡层设置在沟槽间区域中，并且被设置为比第一p型层更靠近第二表面；第二p型层，其设置在沟槽间区域中，该第二p型层被设置为比n型阻挡层更靠近第二表面，并且通过n型阻挡层而与第一p型层分离；n型漂移层，该n型漂移层被设置为比第二p型层更靠近第二表面；以及n型阴极层，该n型阴极层被设置为比n型漂移层更靠近第二表面，并且接触n型漂移层和第二电极。第二沟槽使p型端部层与第一p型层及第二p型层分离。在该半导体器件中，第一p型层起到上阳极层的作用，而第二p型层起到下阳极层的作用。另外，上电极起到阳极电极的作用，而下电极起到阴极电极的作用。也就是说，上电极、上阳极层、n型阻挡层、下阳极层、n型漂移层、n型阴极层以及下电极构成二极管(其中p型阳极层被n型阻挡层垂直地分离的二极管)。在该半导体中，第一沟槽的纵向端部被p型端部层包围。因此，当反向电压施加于二极管时，抑制第一沟槽的纵向端部的周边的电场的集中。另外，在该半导体器件中，p型端部层通过第二沟槽而与p型层和第二p型层分离。也就是说，第二p型层与第一p型层分离。因此，当正向电压施加于二极管时，第二p型层的电势变得比第一p型层的电势低，并且空穴从第二p型层到n型漂移层中的流入被抑制。由于这个原因，在施加正向电压期间存在于漂移层中的空穴的数量很少。因此，当二极管的施加电压从正向电压切换到反向电压时，反向恢复损耗被有效抑制。附图说明下面将参照附图来描述本专利技术的示例性实施例的特征、优点以及技术和工业重要性，在附图中，相似的数字表示相似的元件，并且其中：图1是半导体器件10的平面视图；图2是沿着图1中的II-II截取的垂直截面视图；图3是沿着图1中的III-III截取的垂直截面视图；图4是沿着图1中的IV-IV截取的垂直截面视图；图5是对应于图3的第一变形例中的半导体器件的垂直截面视图；图6是对应于图1的第二变形例中的半导体器件的平面视图；图7是对应于图1的第三变形例中的半导体器件的平面视图；图8是对应于图1的第四变形例中的半导体器件的平面视图；图9是对应于图1的第五变形例中的半导体器件的平面视图；图10是对应于图1的第六变形例中的半导体器件的平面视图；图11是对应于图3的第七变形例中的半导体器件的垂直截面视图；图12是对应于图3的第八变形例中的半导体器件的垂直截面视图；以及图13是对应于图2的第九变形例中的半导体器件的垂直截面视图。具体实施方式图1至4示出了示例的半导体器件10。半导体器件10具有半导体基板12以及布置在半导体基板12的上表面12a和下表面12b上的电极、绝缘膜等。注意，为了促进对附图的理解，半导体基板12上的电极和绝缘层在图1中未被示出。另外，为了促进附图的可看性，在图1中第一沟槽41和第二沟槽42被加阴影线。在以下描述中，平行于半导体基板12的上表面12a的方向被称为x方向，平行于半导体基板12的上表面12a并且与x方向正交的方向被称为y方向，并且半导体基板12的厚度方向被称为z方向。如图2至4所示，上电极60和栅极线62布置在半导体基板12的上表面12a上。栅极线62与上电极60分离。下电极64布置在半导体基板12的下表面12b上。半导体基板12由硅构成。如图1所示，多个第一沟槽41和第二沟槽42形成在半导体基板12的上表面12a上。当在平面视图中查看半导体基板12的上表面12a时，每个第一沟槽41在x方向上直线状地延伸，并且第二沟槽42在y方向上直线状地延伸。多个第一沟槽41在上表面12a中彼此平行地延伸。当在平面视图中查看上表面12a时，第二沟槽42与每个第一沟槽41相交。换句话说，第二沟槽42连结到每个第一沟槽41。如图2至4所示，第一沟槽41和第二沟槽42具有基本上相同的深度。如图4所示，每个第一沟槽41从上电极60的下侧延伸到栅极线62的下侧。每个第一沟槽41在x方向上的端部41a布置在栅极线62的下侧。如图2至4所示，每个第一沟槽41的内表面被绝缘层43覆盖。沟槽电极44布置在每个第一沟槽41中。第二沟槽42的内表面被绝缘层45覆盖。绝缘层45在第一沟槽41和第二沟槽42的连接部分中接合到绝缘层43。沟槽电极46布置在第二沟槽42中。沟槽电极46在第一沟槽41和第二沟槽42的连接部分中连结到沟槽电极44。沟槽电极44、46通过绝缘层43、45而与半导体基板12绝缘。沟槽电极44本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体基板，所述半导体基板在第一表面上包括多个第一沟槽以及连结到每个第一沟槽的第二沟槽；第一绝缘层，所述第一绝缘层覆盖每个第一沟槽的内表面；第一沟槽电极，所述第一沟槽电极分别设在各第一沟槽中，并且通过第一绝缘层而与半导体基板绝缘；第二绝缘层，所述第二绝缘层覆盖第二沟槽的内表面；第一电极，所述第一电极设置在第一表面上；和第二电极，所述第二电极设置在半导体基板的第二表面上，其中，所述半导体基板包括：p型端部层，所述p型端部层从第一表面延伸到比每个第一沟槽在半导体基板的厚度方向上在第二表面侧的端部更靠近第二表面的位置，并且包括第一表面的平面视图中的每个第一沟槽的纵向端部；第一p型层，所述第一p型层隔着第二沟槽设置在p型端部层的相对侧，所述第一p型层设置在保持于相邻的第一沟槽之间的沟槽间区域中并且接触第一电极；n型阻挡层，所述n型阻挡层设置在沟槽间区域中，并且被设置为比第一p型层更靠近第二表面；第二p型层，所述第二p型层设置在沟槽间区域中，所述第二p型层被设置为比n型阻挡层更靠近第二表面，并且所述第二p型层通过n型阻挡层而与第一p型层分离；n型漂移层，所述n型漂移层被设置为比第二p型层更靠近第二表面；和n型阴极层，所述n型阴极层被设置为比n型漂移层更靠近第二表面，并且接触n型漂移层和第二电极，并且所述第二沟槽使p型端部层与第一p型层及第二p型层分离。...

【技术特征摘要】
2015.11.19 JP 2015-2270491.一种半导体器件，其特征在于，包括：半导体基板，所述半导体基板在第一表面上包括多个第一沟槽以及连结到每个第一沟槽的第二沟槽；第一绝缘层，所述第一绝缘层覆盖每个第一沟槽的内表面；第一沟槽电极，所述第一沟槽电极分别设在各第一沟槽中，并且通过第一绝缘层而与半导体基板绝缘；第二绝缘层，所述第二绝缘层覆盖第二沟槽的内表面；第一电极，所述第一电极设置在第一表面上；和第二电极，所述第二电极设置在半导体基板的第二表面上，其中，所述半导体基板包括：p型端部层，所述p型端部层从第一表面延伸到比每个第一沟槽在半导体基板的厚度方向上在第二表面侧的端部更靠近第二表面的位置，并且包括第一表面的平面视图中的每个第一沟槽的纵向端部；第一p型层，所述第一p型层隔着第二沟槽设置在p型端部层的相对侧，所述第一p型层设置在保持于相邻的第一沟槽之间的沟槽间区域中并且接触第一电极；n型阻挡层，所述n型阻挡层设置在沟槽间区域中，并且被设置为比第一p型层更靠近第二表面；第二p型层，所述第二p型层设置在沟槽间区域中，所述第二p型层被设置为比n型阻挡层更靠近第二表面，并且所述第二p型层通过n型阻挡层而与第一p型层分离；n型漂移层，所述n型漂移层被设置为比第二p型层更靠近第二表面；和n型阴极层，所述n型阴极层被设置为比n型漂移层更靠近第二表面，并且接触n型漂移层和第二电极，并且所述第二沟槽使p型端部层与第一p型层及第二p型层分离。2.根据权利要求1所述的半导体器件，其特征在于，所述半导体基板包括二极管区域和绝缘栅双极晶体管区域，存在多个所述沟槽间区域，所述二极管区域和绝缘栅双极晶体管区域中的每一个均具有所述沟槽间区域中的至少一个，所述绝缘栅双极晶体管区域中的沟槽间区域具有n型发射极层，所述n型发射极层接触第一电极和第一绝缘层，并且通过第一p型层而与n型阻挡层分离，所述n型阴极层设置在二极管区域中，并且所述半导体基板具有p型第一集电极层，所述p型第一集电极层设置在绝缘栅双极晶体管区域中，所述p型第一集电极层被设置为比n型漂移层更靠近第二表面，并且接触n型漂移层和第二电极。3.根据权利要求2所述的半导体器件，其特征在于，所述二极管区域是在n型漂移层与第二电极之间具有n型阴极层的区域，并且所述绝缘栅双极晶体管区域是在n型漂移层与第二电极之间具有p型第一集电极层的区域。4.根据权利要求3所述的半导体器件，其特征在于，所述二极管区域包括未设置n型发射极层的沟槽间区域。5.根据权利要求2所述的半导体器件，其特征在于，所述n型漂移层的一部分被设置为比p型端部层更靠近第二表面，所述半导体基板具有p型第二集电极层，所述p型第二集电极层被设置为比p型端...

【专利技术属性】
技术研发人员：平林康弘，
申请(专利权)人：丰田自动车株式会社，
类型：发明
国别省市：日本,JP