功率半导体器件及其制备方法技术

本发明专利技术提供了功率半导体器件及其制备方法，该方法包括：形成栅氧化层、沉积多晶硅栅；第一蚀刻处理；第一离子注入处理；第二离子注入处理；形成热氧化层；第三离子注入处理；沉积层间介质层；第二刻蚀处理；以及溅射正面金属。根据本发明专利技术实施例的制备功率半导体器件的方法中，采用热氧化层自对准工艺和接触蚀刻替代普通的光刻选择性注入，能够有效减少工艺步骤、降低工艺控制难度、避免P+、N+光刻返工率和因P+光刻对准和N+光刻对准问题引起的参数波动和偏差、提高器件参数稳定性、提高产品良率。

Power semiconductor device and method of making the same

The invention provides a power semiconductor device and its preparation method, the method includes forming a gate oxide layer, depositing a polysilicon gate; first etching process; first ion implantation; second ion implantation; thermal oxidation layer is formed; third ion implantation deposition; interlayer dielectric layer; second etching and sputtering metal positive. According to the preparation method of power semiconductor devices in the embodiment of the invention, the thermal oxide self-aligned process and contact etching lithography instead of ordinary selective injection, can effectively reduce the process steps, reduce the difficulty in the process control, to avoid P+, N+ lithography rework rate and parameter fluctuations and deviation, caused by P+ and N+ lithography alignment the problem of increasing the lithography alignment device parameter stability, improve product yield.

【技术实现步骤摘要】
功率半导体器件及其制备方法
本专利技术涉及半导体
，具体地，涉及功率半导体器件及其制备方法。
技术介绍
绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，IGBT)，垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)是常用的功率半导体器件(也被称为电力电子器件)，具有处理高电压，大电流能力，已经在变频、变压、变流、功率管理等等方面广泛应用。现有的IGBT、VDMOS(结构示意图见图1)制备过程中，一般包括：P-注入、P+光刻、P+注入、P+去胶、P-/P+阱退火、栅氧蚀刻、N+光刻、N+注入、N+去胶、制作层间介质层、接触孔光刻、刻蚀以及溅射正面金属等步骤，其中P+注入和N+注入工艺通常使用光刻选择性注入，具体为通过光刻在衬底表面形成注入图案，然后在形成注入图案的预定区域进行离子注入。这样的制备过程中，P+光刻和N+光刻的对准偏差问题会引起器件参数(例如Vth)的波动和偏差。特别是在设计余量较低时，参数波动较大，这会提高工艺控制难度和造成较高的光刻返工率，及降低产品良率。因而，目前的功率半导体器件的制备工艺仍有待改进。
技术实现思路
本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的一个目的在于提出一种工艺步骤少、工艺控制难度低、避免P+、N+光刻返工率、器件参数稳定性高、或者产品良率高的制备功率半导体器件的方法。在本专利技术的一个方面，本专利技术提供了一种制备功率半导体器件的方法。根据本专利技术的实施例，该方法包括：(1)在衬底的上表面形成栅氧化层，并在栅氧化层的上表面沉积多晶硅栅；(2)在多晶硅栅的预定区域内进行第一蚀刻处理形成第一蚀刻区，第一蚀刻区贯穿多晶硅栅并且深入至栅氧化层中；(3)进行第一离子注入处理在衬底中形成第一离子注入区，其中，第一离子注入区的导电类型与衬底的导电类型相反，并且第一离子注入区位于第一蚀刻区的下方；(4)进行第二离子注入处理在第一离子注入区中形成第二离子注入区；(5)形成热氧化层，热氧化层覆盖多晶硅栅的上表面和侧面、栅氧化层的侧面和衬底的上表面；(6)进行第三离子注入处理在第一离子注入区中形成第三离子注入区；(7)在热氧化层的上表面沉积层间介质层；(8)在与第一蚀刻区对应的区域，对层间介质层进行第二刻蚀处理形成接触孔，接触孔贯穿层间介质层、热氧化层，和上层离子注入区，并且深入至中层离子注入区中，其中，上层离子注入区为第二离子注入区和第三离子注入区中的一个，中层离子注入区为第二离子注入区和第三离子注入区中的另一个，且上层离子注入区的导电类型与衬底的导电类型相同，中层离子注入区的导电类型与第一离子注入区的导电类型相同；(9)在接触孔的外表面和层间介质层的上表面溅射正面金属。专利技术人发现，根据本专利技术实施例的制备功率半导体器件的方法中，采用热氧化层自对准工艺和接触孔贯穿上层离子注入区，且深入至中层离子注入区中替代普通的光刻选择性注入，能够有效减少工艺步骤、降低工艺控制难度、避免P+、N+光刻返工率和因P+光刻对准和N+光刻对准问题引起的参数波动和偏差、提高器件参数稳定性、提高产品良率。在本专利技术的另一方面，本专利技术提供了一种功率半导体器件。根据本专利技术的实施例，该功率半导体器件是通过前面所述的方法制备获得的。该功率半导体器件制备工艺简单、工艺控制难度低，几乎不存在对准偏差引起的参数波动和偏差，器件参数稳定性高，产品良率高。而且，该功率半导体器件具有上述方法的所有特征和优点，在此不再一一赘述。在本专利技术的再一方面，本专利技术提供了一种功率半导体器件。根据本专利技术的实施例，该功率半导体器件包括：衬底，形成在衬底中的下层离子注入区，下层离子注入区的导电类型与衬底相反；分别形成在下层离子注入区中的上层离子注入区和中层离子注入区，上层离子注入区位于中层离子注入区的上方，且上层离子注入区的导电类型与衬底的导电类型相同，中层离子注入区的导电类型与下层离子注入区的导电类型相同；形成在衬底的上表面的栅氧化层；形成在栅氧化层的上表面的多晶硅栅；覆盖多晶硅栅的上表面和侧面、栅氧化层的侧面和衬底的上表面的热氧化层；形成在热氧化层的上表面的层间介质层；贯穿层间介质层并深入至中层离子注入区中接触孔；以及覆盖层间介质层的上表面和接触孔的外表面的正面金属层。专利技术人发现，该功率半导体器件，几乎不存在对准偏差引起的参数波动和偏差，器件参数稳定性高，且制备工艺简单、工艺控制难度低，产品良率高。附图说明图1显示了现有IGBT的结构示意图；图2A显示了根据本专利技术实施例的方法中步骤(1)得到的功率半导体器件的结构示意图；图2B显示了根据本专利技术实施例的方法中步骤(2)得到的功率半导体器件的结构示意图；图2C显示了根据本专利技术实施例的方法中步骤(3)得到的功率半导体器件的结构示意图；图2D显示了根据本专利技术实施例的方法中步骤(4)得到的功率半导体器件的结构示意图；图2E显示了根据本专利技术实施例的方法中步骤(4)得到的功率半导体器件的结构示意图；图2F显示了根据本专利技术实施例的方法中步骤(5)得到的功率半导体器件的结构示意图；图2G显示了根据本专利技术实施例的方法中步骤(5)得到的功率半导体器件的结构示意图；图2H显示了根据本专利技术实施例的方法中步骤(6)得到的功率半导体器件的结构示意图；图2I显示了根据本专利技术实施例的方法中步骤(6)得到的功率半导体器件的结构示意图；图2J显示了根据本专利技术实施例的方法中步骤(7)得到的功率半导体器件的结构示意图；图2K显示了根据本专利技术实施例的方法中步骤(7)得到的功率半导体器件的结构示意图；图2L显示了根据本专利技术实施例的方法中步骤(8)得到的功率半导体器件的结构示意图；图2M显示了根据本专利技术实施例的方法中步骤(8)得到的功率半导体器件的结构示意图；图2N显示了根据本专利技术实施例的方法中步骤(9)得到的功率半导体器件的结构示意图；图2O显示了根据本专利技术实施例的方法中步骤(9)得到的功率半导体器件的结构示意图；图3显示了根据本专利技术实施例的功率半导体器件的结构示意图。具体实施方式下面详细描述本专利技术的实施例。下面描述的实施例是示例性的，仅用于解释本专利技术，而不能理解为对本专利技术的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。在本专利技术的一个方面，本专利技术提供了一种制备功率半导体器件的方法。根据本专利技术的实施例，参照图2A-图2O，该方法包括以下步骤：(1)参照图2A，在衬底1的上表面形成栅氧化层2，并在栅氧化层2的上表面沉积多晶硅栅3。根据本专利技术的实施例，衬底1可以为掺杂的硅衬底，掺杂类型不受特别限制，可以为P型掺杂也可以为N型掺杂。另外，栅氧化层2和多晶硅栅3的形成不受特别限制，可以采用本领域已知的任何方法进行。(2)参照图2B，在多晶硅栅3的预定区域内进行第一蚀刻处理形成第一蚀刻区4，第一蚀刻区4贯穿多晶硅栅3并且深入至栅氧化层2的一部分。根据本专利技术的实施例，第一蚀刻处理并不受特别限制，本领域技术人员可以根据需要灵活选择，例如包括但不限于湿法蚀刻、干法蚀刻、激光蚀刻等。根据本专利技术的实施例，第一蚀刻区4的宽度与多晶硅栅3的宽度的比例不受特别限制，本本文档来自技高网...

【技术保护点】
一种制备功率半导体器件的方法，其特征在于，包括：(1)在衬底的上表面形成栅氧化层，并在所述栅氧化层的上表面沉积多晶硅栅；(2)在所述多晶硅栅的预定区域内进行第一蚀刻处理形成第一蚀刻区，所述第一蚀刻区贯穿所述多晶硅栅并且深入至所述栅氧化层的一部分；(3)进行第一离子注入处理，在所述衬底中形成第一离子注入区，其中，所述第一离子注入区的导电类型与所述衬底的导电类型相反，并且所述第一离子注入区位于所述第一蚀刻区的下方；(4)进行第二离子注入处理，在所述第一离子注入区中形成第二离子注入区；(5)形成热氧化层，所述热氧化层覆盖所述多晶硅栅的上表面和侧面、所述栅氧化层的侧面和所述衬底的上表面；(6)进行第三离子注入处理，在所述第一离子注入区中形成第三离子注入区；(7)在所述热氧化层的上表面沉积层间介质层；(8)在与所述第一蚀刻区对应的区域，对所述层间介质层进行第二刻蚀处理形成接触孔，所述接触孔贯穿所述层间介质层、所述热氧化层和上层离子注入区并且深入至中层离子注入区中，其中，所述上层离子注入区为所述第二离子注入区和第三离子注入区中的一个，所述中层离子注入区为所述第二离子注入区和第三离子注入区中的另一个，且所述上层离子注入区的导电类型与所述衬底的导电类型相同，所述中层离子注入区的导电类型与所述第一离子注入区的导电类型相同；(9)在所述接触孔的外表面和所述层间介质层的上表面溅射正面金属。...

【技术特征摘要】
1.一种制备功率半导体器件的方法，其特征在于，包括：(1)在衬底的上表面形成栅氧化层，并在所述栅氧化层的上表面沉积多晶硅栅；(2)在所述多晶硅栅的预定区域内进行第一蚀刻处理形成第一蚀刻区，所述第一蚀刻区贯穿所述多晶硅栅并且深入至所述栅氧化层的一部分；(3)进行第一离子注入处理，在所述衬底中形成第一离子注入区，其中，所述第一离子注入区的导电类型与所述衬底的导电类型相反，并且所述第一离子注入区位于所述第一蚀刻区的下方；(4)进行第二离子注入处理，在所述第一离子注入区中形成第二离子注入区；(5)形成热氧化层，所述热氧化层覆盖所述多晶硅栅的上表面和侧面、所述栅氧化层的侧面和所述衬底的上表面；(6)进行第三离子注入处理，在所述第一离子注入区中形成第三离子注入区；(7)在所述热氧化层的上表面沉积层间介质层；(8)在与所述第一蚀刻区对应的区域，对所述层间介质层进行第二刻蚀处理形成接触孔，所述接触孔贯穿所述层间介质层、所述热氧化层和上层离子注入区并且深入至中层离子注入区中，其中，所述上层离子注入区为所述第二离子注入区和第三离子注入区中的一个，所述中层离子注入区为所述第二离子注入区和第三离子注入区中的另一个，且所述上层离子注入区的导电类型与所述衬底的导电类型相同，所述中层离子注入区的导电类型与所述第一离子注入区的导电类型相同；(9)在所述接触孔的外表面和所述层间介质层的上表面溅射正面金属。2.根据权利要求1所述的方法，其特征在于，所述第二离子注入处理所注入的离子的扩散系数小于所述第三离子注入处理所注入的离子的扩散系数。3.根据权利要求1所述的方法，其特征在于，所述上层离子注入区的掺杂量高...

【专利技术属性】
技术研发人员：郑忠庆，
申请(专利权)人：比亚迪股份有限公司，
类型：发明
国别省市：广东,44