栅极驱动电路、栅极驱动方法和移位寄存器技术

本申请的实施例提供一种栅极驱动电路、栅极驱动方法和移位寄存器。所述栅极驱动电路包括下拉控制节点控制单元、上拉控制节点控制单元、上拉节点控制单元、下拉节点控制单元以及输出单元。基于本申请实施例所提供的栅极驱动电路、栅极驱动方法和移位寄存器，在调试模式下可以使得本级栅极驱动信号输出端在两个阶段连续输出低电平，从而能够使得本级栅极驱动信号与相邻下一级栅极驱动信号能够在某一阶段都为低电平，从而能够获取像素电路中二极管连接状态下的晶体管的特性。

Grid drive circuit, grid drive method, and shift register

Embodiments of the present invention provide a gate drive circuit, a gate drive method, and a shift register. The gate drive circuit comprises a pull-down control node, a control unit, a pull-up control node, a control unit, a pull-up node control unit, a pull-down node control unit, and an output unit. The grid provided by the embodiment of the application based on the driving circuit, driving method thereof and shift register, in debug mode can make the gate drive signal output end in two stages of continuous output low level, thereby the gate driving signals and the adjacent lower level gate drive signals can be in a stage to a low level thus, to obtain the characteristics of diode pixel circuit is connected with a transistor under the condition of the.

【技术实现步骤摘要】
栅极驱动电路、栅极驱动方法和移位寄存器
本申请涉及显示驱动
，尤其涉及一种栅极驱动电路、栅极驱动方法和移位寄存器。
技术介绍
现有的像素电路采用控制驱动晶体管栅极电位的方式控制输出电流，通过开关晶体管控制驱动晶体管处于二极管连接状态来实现阈值电压补偿功能。如图1所示，在现有的像素电路中，标号为T3的为驱动晶体管，标号为T2的为开关晶体管(T2和T3都为p型晶体管，在图1中，Vinit为起始电压，VDD为高电平，EM为发光控制信号,VSS为低电平，Vdata为数据电压，Vref为参考电压，标号为C1的为存储电容，标号为T1、T4、T5、T6、T7的分别为第一晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管)。由图1可知，如果监测开关晶体管T2的特性和驱动晶体管T3的特性，需要保证从Vinit-T1-T2-T3-VDD通路，这样即需要本级栅极驱动信号输出端Sn和相邻下一级栅极驱动信号输出端同时输出低电平。而现有的栅极驱动电路无法实现前后两级栅极驱动信号同时为低电平，因此无法监测像素电路中的开关晶体管的和驱动晶体管的特性。
技术实现思路
在本申请的实施例中，提供一种栅极驱动电路、栅极驱动方法和移位寄存器，解决现有的栅极驱动电路无法实现前后两级信号同时输出低电平，因此无法监测像素电路二极管连接状态的晶体管特性的问题。为了达到上述目的，本申请实施例提供了一种栅极驱动电路，包括：下拉控制节点控制单元，分别与第一时钟信号输入端、相邻上一级栅极驱动电路的栅极驱动信号输出端和下拉控制节点连接；上拉控制节点控制单元，分别与第一时钟信号输入端、第一电平输出端、所述下拉控制节点和上拉控制节点连接；上拉节点控制单元，分别与节点控制单元控制端、所述上拉控制节点和上拉节点连接，用于所述上拉控制节点控制所述上拉节点；下拉节点控制单元，分别与节点控制单元控制端、所述下拉控制节点和下拉节点连接，用于所述下拉控制节点控制所述下拉节点；以及，输出单元，分别与所述上拉节点、所述下拉节点、第二电平输出端、输出电平端和本级栅极驱动信号输出端连接，用于在所述上拉节点、所述下拉节点的控制下控制所述本级栅极驱动信号输出端的电平。在本申请的一个实施例中，本申请实施例所述的栅极驱动电路还包括：交互控制单元，分别与所述下拉控制节点、所述上拉控制节点、所述第二电平输出端和第二时钟信号输入端连接，用于控制所述下拉控制节点的电平。在本申请的一个实施例中，所述交互控制单元包括：第一交互控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第二电平输出端连接；以及，第二交互控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一交互控制晶体管的第二极连接，第二极与所述下拉控制节点连接。在本申请的一个实施例中，本申请实施例所述的栅极驱动电路还包括：第一电位维持单元，分别与所述下拉控制节点和所述本级栅极驱动信号输出端连接，用于维持所述下拉控制节点的电位；以及，第二电位维持单元，分别与所述上拉控制节点和所述第二电平输出端连接，用于维持所述上拉控制节点的电位。在本申请的一个实施例中，所述第一电位维持单元包括第一电容，所述第二电位维持单元包括第二电容。在本申请的一个实施例中，所述输出电平端用于在正常驱动模式下输出第二时钟信号，在调试模式下输出第一电平。在本申请的一个实施例中，所述下拉控制节点控制单元包括：第一控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述相邻上一级栅极驱动电路的栅极驱动信号输出端连接，第二极与所述下拉控制节点连接；所述上拉控制节点控制单元包括：第二控制晶体管，栅极与所述下拉控制节点连接，第一极与所述上拉控制节点连接，第二极与所述第一时钟信号输入端连接；以及，第三控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第一电平输出端连接；所述上拉节点控制单元包括:第四控制晶体管，栅极与所述节点控制单元控制端连接，第一极与所述上拉控制节点连接，第二极与所述上拉节点连接；所述下拉节点控制单元包括：第五控制晶体管，栅极与所述节点控制单元控制端连接，第一极与所述下拉控制节点连接，第二极与所述下拉节点连接；所述输出单元包括：第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第二电平输出端连接，第二极与所述本级栅极驱动信号输出端连接；以及，第二输出晶体管，栅极与所述下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极与所述输出电平端连接。本申请实施例提供了一种栅极驱动方法，应用于上述的栅极驱动电路，所述栅极驱动方法包括：在调试模式下，输出电平端输出第一电平；在输出阶段，节点控制单元控制端输出第一电平，下拉控制节点控制单元控制下拉控制节点的电位维持为第一电平，上拉控制节点控制单元控制上拉控制节点的电位为第二电平，上拉节点控制单元控制上拉节点的电位为第二电平，下拉节点控制单元控制下拉节点的电位为第一电平，输出单元控制本级栅极驱动信号输出端与输出电平端连接，从而使得所述本级栅极驱动信号输出端输出第一电平；在复位阶段，节点控制单元控制端输出第二电平，下拉控制节点控制单元控制下拉控制节点的电位为第二电平，上拉控制节点控制单元控制上拉控制节点的电位为第一电平，上拉节点控制单元控制维持上拉节点的电位，下拉节点控制单元控制维持下拉节点的电位，输出单元控制所述本级栅极驱动信号输出端与输出电平端连接，从而使得所述本级栅极驱动信号输出端输出第一电平。在本申请的一个实施例中，本申请实施例所述的栅极驱动方法还包括：在正常驱动模式下，所述输出电平端输出第二时钟信号；在输出阶段，节点控制单元控制端输出第一电平，下拉控制节点控制单元控制下拉控制节点的电位为第一电平，上拉控制节点控制单元控制上拉控制节点的电位为第二电平，上拉节点控制单元控制上拉节点的电位为第二电平，下拉节点控制单元控制下拉节点的电位为第一电平，输出单元控制本级栅极驱动信号输出端与输出电平端连接，从而使得本级栅极驱动信号输出端输出第一电平；在复位阶段，节点控制单元控制端输出第一电平，下拉控制节点控制单元控制下拉控制节点的电位为第二电平，上拉控制节点控制单元控制上拉控制节点的电位为第一电平，上拉节点控制单元控制上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点的电位为第二电平，输出单元控制本级栅极驱动信号输出端与第二电平输出端连接，从而控制本级栅极驱动信号输出端输出第二电平。本申请的实施例还提供了一种移位寄存器，包括多个级联的上述的栅极驱动电路；每一级栅极驱动电路包括的下拉控制节点控制单元都与相邻上一级栅极驱动电路的栅极驱动信号输出端连接。与现有技术相比，本申请所述的栅极驱动电路、栅极驱动方法和移位寄存器在调试模式下可以使得本级栅极驱动信号输出端在两个阶段连续输出低电平，从而能够使得本级栅极驱动信号与相邻下一级栅极驱动信号能够在某一阶段都为低电平，从而能够获取像素电路中二极管连接状态下的晶体管(所述晶体管可以包括开关晶体管和/或驱动晶体管)的特性。附图说明图1为现有的像素电路的电路图；图2是本申请实施例所述的栅极驱动电路的结构图；图3是本申请实施例所述的栅极驱动电路在调试模式下的工作时序图；图4是本申请实施例所述的栅极驱动电路在正常驱动模式下的工作时序图；图5是本本文档来自技高网...

【技术保护点】
一种栅极驱动电路，其特征在于，包括：下拉控制节点控制单元，分别与第一时钟信号输入端、相邻上一级栅极驱动电路的栅极驱动信号输出端和下拉控制节点连接；上拉控制节点控制单元，分别与第一时钟信号输入端、第一电平输出端、所述下拉控制节点和上拉控制节点连接；上拉节点控制单元，分别与节点控制单元控制端、所述上拉控制节点和上拉节点连接，用于在所述节点控制单元控制端的控制下控制所述上拉控制节点控制所述上拉节点；下拉节点控制单元，分别与节点控制单元控制端、所述下拉控制节点和下拉节点连接，用于在所述节点控制单元控制端的控制下控制所述下拉控制节点控制所述下拉节点；以及，输出单元，分别与所述上拉节点、所述下拉节点、第二电平输出端、输出电平端和本级栅极驱动信号输出端连接，用于在所述上拉节点、所述下拉节点的控制下控制所述本级栅极驱动信号输出端的电平。

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括：下拉控制节点控制单元，分别与第一时钟信号输入端、相邻上一级栅极驱动电路的栅极驱动信号输出端和下拉控制节点连接；上拉控制节点控制单元，分别与第一时钟信号输入端、第一电平输出端、所述下拉控制节点和上拉控制节点连接；上拉节点控制单元，分别与节点控制单元控制端、所述上拉控制节点和上拉节点连接，用于在所述节点控制单元控制端的控制下控制所述上拉控制节点控制所述上拉节点；下拉节点控制单元，分别与节点控制单元控制端、所述下拉控制节点和下拉节点连接，用于在所述节点控制单元控制端的控制下控制所述下拉控制节点控制所述下拉节点；以及，输出单元，分别与所述上拉节点、所述下拉节点、第二电平输出端、输出电平端和本级栅极驱动信号输出端连接，用于在所述上拉节点、所述下拉节点的控制下控制所述本级栅极驱动信号输出端的电平。2.如权利要求1所述的栅极驱动电路，其特征在于，还包括：交互控制单元，分别与所述下拉控制节点、所述上拉控制节点、所述第二电平输出端和第二时钟信号输入端连接，用于控制所述下拉控制节点的电平。3.如权利要求2所述的栅极驱动电路，其特征在于，所述交互控制单元包括：第一交互控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第二电平输出端连接；以及，第二交互控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一交互控制晶体管的第二极连接，第二极与所述下拉控制节点连接。4.如权利要求1所述的栅极驱动电路，其特征在于，还包括：第一电位维持单元，分别与所述下拉控制节点和所述本级栅极驱动信号输出端连接，用于维持所述下拉控制节点的电位；以及，第二电位维持单元，分别与所述上拉控制节点和所述第二电平输出端连接，用于维持所述上拉控制节点的电位。5.如权利要求4所述的栅极驱动电路，其特征在于，所述第一电位维持单元包括第一电容，所述第二电位维持单元包括第二电容。6.如权利要求1所述的栅极驱动电路，其特征在于，所述输出电平端用于在正常驱动模式下输出第二时钟信号，在调试模式下输出第一电平。7.如权利要求1至6中任一权利要求所述的栅极驱动电路，其特征在于，所述下拉控制节点控制单元包括：第一控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述相邻上一级栅极驱动电路的栅极驱动信号输出端连接，第二极与所述下拉控制节点连接；所述上拉控制节点控制单元包括：第二控制晶体管，栅极与所述下拉控制节点连接，第一极与所述上拉控制节点连接，第二极与所述第一时钟信号输入端连接；以及，第三控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第一电平输出端连接；所述上拉节点控制单元包括:第四控制晶体管，栅极与所述...

【专利技术属性】
技术研发人员：冯宇，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京,11