一种时钟数据恢复电路的抖动容限仿真验证方法技术

本发明专利技术公开一种时钟数据恢复电路的抖动容限仿真验证方法。该仿真验证方案包含三个模块：测试数据产生模块、时钟数据恢复(CDR)电路、误码检测模块。测试数据产生模块，产生叠加抖动信息的伪随机序列作为CDR电路的输入，该模块由抖动调制时钟和伪随机码产生模块组成，由VerilogA语言设计实现；误码检测模块，对CDR仿真输出数据文件进行误码检测，由Python脚本实现。该仿真验证方案分为两个部分进行：首先将测试数据产生模块和CDR电路进行仿真，得到CDR的输出数据文件；然后用误码检测模块对输出数据文件进行误码检测。本发明专利技术在设计阶段对CDR的抗抖动性能进行评估，有效的降低了流片风险，且该验证方案实现简单，验证时间短，具有较强的实用性。

Jitter tolerance simulation and verification method for clock data recovery circuit

The invention discloses a jitter tolerance simulation and verification method for a clock data recovery circuit. The simulation verification scheme consists of three modules: the test data generation module, the clock data recovery (CDR) circuit and the error detection module. The test data generation module, add jitter information of pseudo-random sequence as the CDR input circuit, the module is composed of clock jitter modulation and pseudo random code generating module is realized by the VerilogA language design; error detection module, error detection code of CDR simulation output data files, realized by Python script. The simulation results show the scheme is divided into two parts: first, the test data generation module and CDR circuit simulation, the output of CDR data files; and then use the error detection module for error detection on the output data file. The present invention in the design phase jitter performance of CDR is evaluated, effectively reducing the risk and the verification process, verification scheme is simple, time is short, with strong practicability.

【技术实现步骤摘要】
一种时钟数据恢复电路的抖动容限仿真验证方法
本专利技术公开了一种时钟数据恢复电路抖动容限的仿真验证方法，可以在设计阶段对接收端的抗抖动性能进行评估。具体是通过在伪随机码产生模块的时钟上加抖动，得到带抖动的伪随机码作为CDR的串行输入数据，然后进行电路仿真，得到CDR的输出数据文件，然后对CDR的输出数据文件进行误码检测处理。
技术介绍
随着数字通信技术的快速发展和数据处理能力的不断提高，使得芯片、板卡以及系统之间的信息交换量变得越来越大，这导致I/O传输速率成为了限制系统性能的瓶颈。早期的并行总线，由于时钟偏斜、串扰、耦合等问题的影响，在数据传输率的提升上受到限制，已不能适用于目前的高速通信系统。一种基于低压差分信号的高速串行传输技术SerDes(Serializer-Deserializer)经过不断的发展和改进成为了高速通信系统的主要技术。高速串行差分信号传输，能够节约连线资源和成本，同时屏蔽传输路径中的电磁干扰，不仅提高传输速度，还可以提高信号传输质量。在高速串行数据传输系统SerDes中，发送端将较低速的并行数据进行编码并完成数据的串行化，然后通过驱动电路将发送数据转化为差分信号，输出到互连线上。在接收端，接收器从数据流中提取出时钟信息，并用恢复的时钟对数据进行采样，恢复出传送的数据信号，这个过程叫时钟数据恢复(CDR，ClockDataRecovery)，恢复的数据做进一步的串并转换和解码处理。时钟数据恢复电路是实现高速串行通信的关键模块，它从串行数据中恢复出时钟信号，然后对数据重定时恢复出数据，并消除了数据传输过程中引入的抖动。随着数据率不断提高，噪声等非理想因素对信号的影响越来越大，使信号质量下降，使波形退化，从而引起数据的误识别，也就是误码。对于高速串行传输系统中，由于传输过程中非理想因素的影响，接收端接收的数据并非理想的，而是理想信号和传输过程中的影响的叠加。抖动是引起误码的重要因素。接收端的CDR电路能否从叠加有抖动信号的数据流中恢复出正确的时钟信号，并采样到正确的数据，是高速串行接口电路的一个重要性能指标，因此，对接收端CDR电路的抖动容限进行验证非常有必要。目前针对CDR电路的抖动容限的验证方法，多数是在流片后对抖动容限进行测试。一般情况是，在流片后基于ATE进行测试，测试抖动容限分为四个步骤：(1)产生不同频率和大小可控的抖动信号；(2)产生测试数据流；(3)将抖动信号施加到被测数据流中；(4)测量输出信号的误码率。然后通过改变抖动的大小和频率来得到芯片的抖动容限。该方法能够较准确的得到CDR的抖动容限，但需要先流片，得到测试芯片，而在设计阶段评估芯片的抖动容限可以大大降低流片的风险。在设计阶段评估CDR的抖动容限，即通过仿真的方式验证CDR的抖动容限。仿真验证的难点在于：1、如何在CDR的输入端加入带抖动的测试信号，一般的SerDes系统有一定的编码规则(如：8B/10B编码)，测试序列应为对应编码规则的伪随机码，即PRBS码(如：针对8B/10B编码的SerDes系统的测试码一般是PRBS7码。)，如何在CDR的输入端加入叠加抖动的PRBS码是仿真验证CDR抖动容限的一个难点；2、仿真次数多，验证的时间长，验证CDR的抖动容限，需要验证多个频率点，且每个频率点需要测试多个抖动值才能得到对应的抖动容限值，即仿真次数较多，所以每次的仿真时间应尽量短。用ATE进行抖动容限的测试时，产生带抖动测试数据的方法是：先产生测试数据流，再将抖动叠加在测试数据流上(在数据上叠加抖动可以理解为使数据的跳变沿在理想跳变沿的前后进行摆动。)。在实现仿真验证时可以参考测试的思想，但因为在仿真验证时，叠加抖动只能将数据在时间轴上向后延迟，不能延时间轴的反方向叠加，所以难以实现理想的抖动叠加效果。
技术实现思路
本专利技术的技术目的是：对高速串行接收端的CDR电路的抖动容限进行仿真验证，通过测试数据产生模块得到带抖动的测试数据，将该测试数据作为CDR模块的输入，然后进行电路仿真得到CDR的输出数据文件，用误码检测模块对CDR的输出数据文件进行误码检测处理，改变抖动的幅度和抖动的频率得到CDR的抖动容限。本专利技术实现目的的技术方案是：本专利技术的技术方案包括三个部分：验证模块的设计、仿真验证方法和抖动容限的验证流程。本专利技术验证模块框图如图1所示，包含测试数据产生模块、CDR电路模块和误码检测模块。测试数据产生模块由抖动调制时钟JCLK和伪随机码产生模块PRBS组成。抖动调制时钟即叠加有抖动的时钟，可由Hspice中的SFFM(Single-frequencyFM)实现或用VerilogA语言实现，可根据所需叠加的抖动幅度和抖动频率调整该时钟的抖动幅度和抖动频率。伪随机码产生模块用VerilogA语言设计，采用线性反馈移位寄存器(LFSR)的思想实现，输出指定高低电平的串行差分伪随机信号。将抖动调制时钟作为随机码产生模块的时钟即能得到带抖动的测试数据JPRBS，图3即为带抖动的测试数据眼图，通过调节抖动时钟的抖动幅度可以改变眼图的眼宽，通过设置PRBS模块的输出高低电平可以调节眼图的眼高。误码检测模块由Python语言实现，在CDR仿真完成后，对CDR输出数据文件进行处理，根据PRBS码的码型特征判断是否出现误码。本专利技术仿真验证方法的实施步骤图如图2所示，将测试数据产生模块产生的抖动信号JPRBS作为CDR电路模块的输入串行差分信号，对CDR电路进行仿真，仿真得到CDR恢复后的并行输出数据RXD，图4是并行输出数据RXD的仿真截图，上面的是RXD的仿真波形，下面是RXD经过模数转换后的结果，然后将输出数据RXD保存在文本文件中。在CDR仿真完成后，用误码检测模块对CDR输出数据文件进行处理。抖动容限的验证流程如图4所示：(1)设置测试数据产生模块中抖动时钟的抖动频率；(2)设置测试数据产生模块中抖动时钟的抖动幅度；(3)对CDR电路模块进行仿真，并调用测试数据产生模块；(4)查看仿真结果，即CDR恢复后的数据，并将该恢复后的数据保存到文本文件中；(5)用误码检测模块对CDR恢复后的数据文件进行误码检测处理；(6)如果检测结果有错则降低抖动幅值后重复(2)～(5)的步骤，如果检测结果正确则提高抖动幅值后重复(2)～(5)的步骤，直到找出对应抖动频率下的抖动最大容限值；(6)改变抖动频率重复(1)～(5)的步骤，直到所需频率点验证完毕。本专利技术的技术效果在于：首先，本专利技术在芯片设计阶段对SerDes芯片接收端的抖动容限进行仿真验证，降低了流片风险；第二，本专利技术由带抖动的时钟产生带抖动的测试信号，可以得到理想的抖动测试信号(抖动信号的跳变沿在理想信号跳变沿的两侧摆动。)，并且可通过调节时钟抖动参数值来调节数据抖动的幅度和频率；第三，本专利技术中的测试数据产生模块由VerilogA语言实现，可在CDR电路仿真时直接调用，操作简单，易于工程实现；第四，本专利技术的测试数据产生模块可由SFFM时钟和伪随机码产生模块实现，实现简单，且由测试数据产生模块所增加的仿真时间短；第五，本专利技术将CDR电路的仿真与误码检测分开进行，节省了仿真时间，且误码检测模块用Python语言实现，可以方便快捷的得到误码检测结果；最后，本专利技术在芯片设计阶段进本文档来自技高网...

【技术保护点】
一种时钟数据恢复电路的抖动容限仿真验证方法，其特征在于:包含三个部分：验证模块的设计、仿真验证方法、抖动容限的验证流程。

【技术特征摘要】
1.一种时钟数据恢复电路的抖动容限仿真验证方法，其特征在于:包含三个部分：验证模块的设计、仿真验证方法、抖动容限的验证流程。2.如权利要求1中所述的方法，其特性在于：验证模块的设计包含两个部分：测试数据产生模块和误码检测模块，测试数据产生模块由抖动调制时钟和伪随机码产生模块组成，抖动调制时钟的抖动大小和抖动频率可调，抖动调制时钟作为伪随机码产生模块的时钟信号，仿真即可得到带抖动的伪随机信号，测试数据产生模块由VerilogA语言实现，在CDR仿真时调用；误码检测模块，由Python语言实现，根据伪随机码的码型特征对CDR的输出数据文件进行误码判断。3.如权利要求1中所述的方法，其特性在于：基于本发明的仿真验证方法可分为电路仿真和误...

【专利技术属性】
技术研发人员：王忆文，黄金凤，刘云龙，李大超，
申请(专利权)人：电子科技大学，深圳市国微电子有限公司，
类型：发明
国别省市：四川,51