The utility model discloses an analog-to-digital converter capacitor switch based on monotonicity, including non overlapping clock, bootstrap switch, a comparator, an internal clock generation unit, DAC control logic unit, asynchronous logic delay unit, DAC capacitor array; the utility model adopts a single capacitive switch capacitor array structure, using segmented capacitor the addition of M9 to reduce the error, the comparator voltage, enhance the speed imitation of layout, the bootstrap switch with non overlapping clock can improve the linearity, and proposes a generation asynchronous control structure, the utility model has the advantages of lower power consumption, smaller layout area at the same time.
【技术实现步骤摘要】
一种基于单调性电容开关的模数转换器
本技术涉及电子电路
,尤其涉及一种基于单调性电容开关的模数转换器。
技术介绍
A/D转换器是连接模拟系统与数字信号处理系统重要的桥梁,在数字信号处理技术及无线通信领域的广泛应用,使得对基于CMOS工艺的ADC(Analog-to-digitalconverter,模数转换器)的需求量日益增加,尤其是对高速度、高精度、低功耗、低成本的ADC。SAR(SuccessiveApproximationRegister,逐次逼近型)A/D转换电路的分辨率与其他类型ADC相比较,面积小,功耗也相对较低,采样速度中等。随着便携式设备和无线传感等应用领域的兴起,应用系统对数据处理速度和低功耗的要求越来越高。
技术实现思路
本技术所要解决的技术问题是针对
技术介绍
的不足提供了一种基于单调性电容开关的模数转换器。本技术为解决上述技术问题采用以下技术方案:一种基于单调性电容开关的模数转换器,包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列,其中,非交叠时钟的CLK输入端连接采样信号,非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端,自举开关的Vin输入端连接输入信号,自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端;比较器的Vbias偏置端接偏置电压模块;比较器的两个输出端,一方面连接一个与门的两输入端,比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接 ...
【技术保护点】
一种基于单调性电容开关的模数转换器,其特征在于:包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列,其中,非交叠时钟的CLK输入端连接采样信号,非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端,自举开关的Vin输入端连接输入信号,自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端;比较器的Vbias偏置端接偏置电压模块;比较器的两个输出端,一方面连接一个与门的两输入端,比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号,内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接;比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接;DAC控制逻辑单元的CAP_N输出端连接对应的DAC电容阵列的输入端;DAC控制逻辑单元的CN端和CP端分别连接异步延时逻辑单元的CNi输入端和CPi输入端,内部时钟产生单元的C2‑ ...
【技术特征摘要】
1.一种基于单调性电容开关的模数转换器,其特征在于:包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列,其中,非交叠时钟的CLK输入端连接采样信号,非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端,自举开关的Vin输入端连接输入信号,自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端;比较器的Vbias偏置端接偏置电压模块;比较器的两个输出端,一方面连接一个与门的两输入端,比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号,内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接;比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输...
【专利技术属性】
技术研发人员:李卫,杨文吒,郭宇峰,方玉明,张长春,
申请(专利权)人:南京邮电大学,
类型:新型
国别省市:江苏,32
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