具有化合物半导体与元素半导体的单片式异质集成的结构制造技术

一种半导体结构，具有：化合物半导体（CS）器件，形成于结构的化合物半导体中；和元素半导体器件，形成于结构的元素半导体层中。所述结构包括具有元素半导体器件的层，布置在掩埋氧化物（BOX）层上。选择性蚀刻层布置在BOX层与用于化合物半导体器件的层之间。选择性蚀刻层实现了BOX层的选择性蚀刻，从而实现了对生长在蚀刻窗口中的化合物半导体器件的纵向和横向窗口蚀刻过程的最大程度的控制。选择性蚀刻层的蚀刻速率低于BOX层的蚀刻速率。

Monolithic heterostructure integrated with compound semiconductor and element semiconductor

A semiconductor structure having a compound semiconductor (CS) device formed in a compound semiconductor of a structure; and an element semiconductor device formed in an element semiconductor layer of the structure. The structure includes a layer having an element semiconductor device disposed on the buried oxide (BOX) layer. The selective etch layer is disposed between the BOX layer and the compound used for the semiconductor device. The selective etch layer achieves selective etching of the BOX layer, thereby achieving maximum control over the longitudinal and transverse window etching processes of the compound semiconductor device grown in the etching window. The etch rate of the selective etch layer is lower than the etch rate of the BOX layer.

【技术实现步骤摘要】
【国外来华专利技术】具有化合物半导体与元素半导体的单片式异质集成的结构
本公开内容总体上涉及化合物半导体与诸如Si(如在CMOS中)和Ge的元素半导体的单片式异质集成(monolithicheterogeneousintegration)。
技术介绍
如本领域中已知的，化合物半导体(CS)器件(包括由InP、GaAs、GaN或AlN包含材料构成的III-V族器件)与诸如基于CMOS的Si的元素半导体器件的单片式异质集成中近来的进展已经使得化合物半导体器件能够在改进的(modified)绝缘体上硅(SOI)衬底上的蚀刻窗口中生长，并在相邻CMOS器件的几微米以内制造。理论上，结果得到的CS器件是与CMOS共面的或几乎共面的，以便能够使用标准后端CMOS处理技术来完成工艺集成。在这个方案中，化合物半导体器件在改进的绝缘体上硅(SOI)变型上生长，其借助于以下的其中之一的化合物半导体生长支持物(support)：·SOI处理衬底(其可以是Si、SiC、蓝宝石或其他元素或化合物半导体)·直接生长在SOI处理衬底上的模板层·作为转移到处理衬底的层的模板层·分层转移并以夹置(即掩埋)在SOI中的两个氧化物层之间结束的模板层图1A-1F和2A-2F中分别针对与CMOS集成的氮化镓(GaN)和砷化镓(GaAs)，或氮化镓(GaN)显示了这些改进的SOI变型中的两个的一般外形轮廓。在图1A-1F中，通过直接在诸如Si、SiC或蓝宝石的处理晶片的窗口露出部分上的窗口中生长GaN器件来完成GaN/CMOS集成。另一方面，对于图2A-2F的GaAs(或InP)/CMOS集成，在模板层的窗口露出部分上生长GaAs器件，要不然模板层就会被掩埋在SOI结构中的两个氧化物层之间。应注意，掩埋的模板层可以是任何化合物或元素半导体，例如Si、Ge、InP、GaAs、GaN或AlN。可替换地，可以以在掩埋的模板层的露出部分上生长的GaN器件，以及直接生长在处理衬底上的GaAs(或InP)器件来绘图。更具体地，注意对于两个SOI变型，为例如Si、SiC或蓝宝石的衬底(或处理)提供了在衬底表面上的二氧化硅的掩埋氧化物(BOX)层。在GaN结构的情况下，在BOX层上形成硅的顶层(顶部Si)，随后在顶部硅层中形成CMOS器件，如图1F所示；在GaAs或InP结构的情况下，将掩埋CS模板层夹置在一对BOX层(即，下BOX层2(BOX2)和上BOX层1(BOX1))之间，随后在顶硅层中形成CMOS器件，如图2所示。图1A-1F和2A-2F中描绘的异质集成的单片式方案面临许多难题，包括：1、纵向和横向窗口蚀刻可重复性2、CS生长温度对CMOS器件参数的影响3、在非同质(non-native)衬底和模板上生长CS器件对CS器件可靠性的影响4、在SOI晶片制造、III-V族生长和中间退火步骤过程中的层交叉污染5、CS到CMOS的异质互连制造如上所述，在改进的SOI晶片上的异质集成(如图1A-1F和2A-2F所示的)存在与将窗口蚀刻到SOI中以便能够生长CS器件有关的受限的过程控制/可重复性的问题。窗口蚀刻过程的受限的过程控制/可重复性影响以下两个方面：1、CS器件生长的质量2、在CMOS与CS器件之间可能的最小间隔在图2B-1到2B-3中更详细地示出了图2B中所示的过程。这样，如图2B-1所示，首先以含氟化物的等离子体蚀刻顶部氧化物层。蚀刻是非选择性的蚀刻，并透入顶部Si中。接下来，将含氟化物-氧化物的等离子体用于选择性地去除剩余的顶部Si，并选择性地露出BOX层，如图2B-2所示。接下来，以含氟化物的等离子体干法蚀刻露出的BOX层的上部(如图2B-3所示)；注意，保留较薄的一部分BOX层。随后以最终湿法HF蚀刻去除这个薄BOX层。专利技术人认识到，这两个难题都源于以下事实：为了实现在CMOS与CS器件之间最小的间隔，必须干法蚀刻大部分顶部氧化物/顶部Si/BOX叠层，并留下最少量的BOX(在CS模板表面之上)。残留的薄BOX层的最终湿法蚀刻去除是必需的，因为在大多数情况下，掩埋氧化物的完全干法蚀刻去除将导致CS生长的模板表面受损。这又会导致CS器件中较高的缺陷，这会遭受到性能和可靠性问题(影响以上的方面1)。另一方面，如果湿法蚀刻时间较长，则用于最终BOX去除的氢氟酸溶液会基本上横向蚀刻顶部氧化物层(CMOS之上)和BOX(影响以上的方面2)。结果，在干法蚀刻过程后留下的BOX量会尽可能薄，以便使得湿法蚀刻时间最短。较差地控制的BOX的干法蚀刻会导致BOX的过蚀刻，引起完全干法蚀刻过程(影响以上的方面1)；或者导致BOX的蚀刻不足，这会留下比对湿法蚀刻去除所期望的更多的氧化物(影响以上的方面1或2)。如果不调整干法蚀刻不足情况的湿法蚀刻时间，在窗口中就会出现残留的氧化物，于是在窗口中，CS器件在生长过程中就不能适当地成核(影响以上的方面1)。如果调整湿法蚀刻时间以去除氧化物，但将其延长得比氧化物的横向蚀刻过多就又过分了(影响以上的方面2)。
技术实现思路
根据本公开内容，将具有元素半导体器件的层布置在掩埋氧化物(BOX)层之上。在元素半导体器件层与用于化合物半导体器件的层之间布置选择性蚀刻层。选择性蚀刻层实现了BOX层的选择性蚀刻，从而实现了对生长在蚀刻窗口中的化合物半导体器件的纵向和横向窗口蚀刻过程的最大程度的控制。在一个实施例中，提供一种半导体结构，其具有CMOS晶体管和化合物半导体器件。该结构包括：化合物半导体生长支持物，用于在其中具有化合物半导体器件的化合物半导体；选择性蚀刻层，在化合物半导体生长支持物上；及硅层，布置在选择性蚀刻层之上，所述硅层具有布置在其部分中的CMOS晶体管。通过硅层其他部分和选择性蚀刻层的下层部分形成的窗口露出一部分化合物半导体生长支持物。化合物半导体布置在化合物半导体生长支持物的露出部分之上。在一个实施例中，选择性蚀刻层是氧化铝(Al2O3)、氮化硅(SiNx)、氮化铝(AlN)、氧化铪或氧化锆或具有氧化铝(Al2O3)、氮化硅(SiNx)、氮化铝(AlN)、氧化铪或氧化锆的组合的多个层。在一个实施例中，化合物半导体生长支持物是硅(Si)、SiC或蓝宝石。在一个实施例中，化合物半导体生长支持物是化合物或元素半导体。在一个实施例中，化合物半导体生长支持物是Ge、InP、GaAs、GaN或AlN。将一个或多个选择性蚀刻层及剩余的掩埋氧化物的总厚度选择为使得相对于典型SOI掩埋氧化物厚度，任何额外的掩埋氧化物厚度最小或者被消除掉，这又加宽了在改进的SOI制造、CS/CMOS工艺集成和CS生长过程期间可用的工艺窗口。在附图及以下说明中阐述了本公开内容的一个或多个实施例的细节。依据说明书和附图并依据权利要求书，本公开内容的其他特征、目的和优点会是显而易见的。附图说明图1A到1F是根据现有技术的在其制造中的各个阶段的GaN/CMOS半导体结构的横截面简图；图2A到2F是根据现有技术的在其制造中的各个阶段的GaAs(或InP)/CMOS结构的横截面简图；图2B2-1到2B-3是更详细显示在根据现有技术的图2B中所示结构的制造中所使用的步骤的横截面简图；图3是根据本公开内容的具有化合物半导体(CS)器件和元素半导体器件的半导体结构的横截面简图；图3A本文档来自技高网...

【技术保护点】
一种半导体结构，包括：III‑V族化合物半导体生长支持物；布置在所述支持物上的III‑V族化合物半导体器件；电介质层；布置在所述电介质层之上的具有CMOS半导体器件的硅层；选择性蚀刻层，布置在所述电介质层与所述支持物之间；并且其中，所述选择性蚀刻层在含氟化物的等离子体蚀刻中的蚀刻速率低于所述电介质层在所述含氟化物的等离子体蚀刻中的蚀刻速率；并且其中，所述选择性蚀刻层是氧化铝(Al

【技术特征摘要】
【国外来华专利技术】2011.09.30 US 13/249,5791.一种半导体结构，包括：III-V族化合物半导体生长支持物；布置在所述支持物上的III-V族化合物半导体器件；电介质层；布置在所述电介质层之上的具有CMOS半导体器件的硅层；选择性蚀刻层，布置在所述电介质层与所述支持物之间；并且其中，所述选择性蚀刻层在含氟化物的等离子体蚀刻中的蚀刻速率低于所述电介质层在所述含氟化物的等离子体蚀刻中的蚀刻速率；并且其中，所述选择性蚀刻层是氧化铝(Al2O3)、或氮化铝(AlN)、或具有氧化铝(Al2O3)和氮化铝(AlN)的组合的多个层。2.根据权利要求1所述的半导体结构，其中，所述支持物是硅、SiC或蓝宝石。3.根据权利要求1所述的半导体结构，其中，所述支持物是化合物或元素半导体。4.根据权利要求1所述的半导体结构，其中，所述支持物是Ge、InP、GaAs、GaN或AlN。5.根据权利要求1所述的半导体结构，其中，所述电介质层是二氧化硅。6.根据权利要求1所述的半导体结构，其中，所述硅层布置在所述选择性蚀刻层之上，所述硅层在其部分中布置了III-V族半导体层；并且其中，所述结构具有穿过所述硅层的其他部分和所述选择性蚀刻层的下层部分形成的窗口，所述窗口露出一部分所述支持物...

【专利技术属性】
技术研发人员：J·R·拉罗什，T·E·卡齐奥，W·E·霍克，
申请(专利权)人：雷声公司，
类型：发明
国别省市：美国,US