承载体、封装基板、电子封装件及其制法制造技术

本申请公开了一种承载体、封装基板、电子封装件及其制法，该电子封装件，包括：具有相对的第一表面及第二表面的线路结构、设于该第一表面上的分隔层、设于该分隔层上的金属层、设于该金属层上的电子元件、以及包覆该电子元件的封装层，其中，该第一表面具有第一线路层，该第二表面具有第二线路层，且该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度。通过直接将高I/O功能的电子元件接置于该线路结构上，因而不需使用一含核心层的封装基板，故可减少该电子封装件的厚度。

Load bearing body, packaging substrate, electronic package and method for manufacturing the same

The invention discloses a carrier and package substrate, electronic package and its manufacturing method, the electronic package, including: relative to the first surface and the two surface of the circuit structure, is arranged on the first surface of the spacer layer, is arranged on the spacer layer on the metal layer and the metal layer is arranged on the electronic components and wrap the electronic component package layer, among them, the first surface having a first circuit layer, the second surface has second line layer, the minimum line and the first line layer minimum line width less than the width of the second line layer. By directly connecting the high I/O functional electronic components to the line structure, it is possible to reduce the thickness of the electronic package without using a package substrate containing a core layer.

【技术实现步骤摘要】
承载体、封装基板、电子封装件及其制法
本专利技术涉及一种电子封装件，特别是涉及一种具轻薄短小化的电子封装件及其制法。
技术介绍
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(ChipScalePackage，简称CSP)、芯片直接贴附封装(DirectChipAttached，简称DCA)或多芯片模组封装(Multi－ChipModule，简称MCM)等覆晶型态的封装模组、或将芯片立体堆迭化整合为三维积体电路(3DIC)芯片堆迭技术等。图1为现有3D芯片堆迭的半导体封装件1的剖面示意图。如图1所示，提供一硅中介板(ThroughSiliconinterposer，简称TSI)10，该硅中介板10具有相对的置晶侧10a与转接侧10b、及连通该置晶侧10a与转接侧10b的多个导电硅穿孔(Through-siliconvia，简称TSV)100，且该转接侧10b上具有多个线路重布层(Redistributionlayer，简称RDL)101。并将间距较小的半导体芯片19的电极垫190通过多个焊锡凸块102电性结合至该置晶侧10a上，再以底胶192包覆这些焊锡凸块102，且形成封装胶体18于该硅中介板10上，以覆盖该半导体芯片19。接着，于该线路重布层101上通过多个如凸块的导电元件103电性结合间距较大的封装基板17的焊垫170，并以底胶172包覆这些导电元件103。制作该半导体封装件1时，先将该半导体芯片19置放于该硅中介板10上，再将该硅中介板10以这些导电元件103接置于该封装基板17上，之后形成该封装胶体18。但是，现有半导体封装件1的制法中，使用该硅中介板10作为该半导体芯片19与该封装基板17之间信号传递的介质，因需具备一定深宽比的控制(即该导电硅穿孔100的深宽比为100um/10um)，才能制作出适用的硅中介板10，因而往往需耗费大量制程时间及化学药剂的成本，进而提高制程难度及制作成本。此外，该封装基板17具有含玻纤材料的核心层，致使该封装基板17厚度相当厚，因而不利于产品的轻薄短小化。又，当该半导体芯片19具有细线宽线距的高I/O数时，则需加大该硅中介板10的面积，因而相对应的封装基板17的面积亦需加大，故不利于产品的轻薄短小化。另外，现有半导体封装件1的制法中，于该封装胶体18覆盖该半导体芯片19后，再进行电性测试，如此，若该线路重布层101发生问题，则无法重工，将造成昂贵芯片的损失。因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
技术实现思路
鉴于上述现有技术的种种缺点，本专利技术提供一种承载体、封装基板、电子封装件及其制法，可减少该电子封装件的厚度。本专利技术的电子封装件，包括：线路结构，其具有相对的第一表面及第二表面，且该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；分隔层，其形成于该线路结构的第一表面上；金属层，其形成于该分隔层上且电性连接该第一线路层；电子元件，其设于该线路结构的第一表面上且电性连接该金属层；以及封装层，其形成于该线路结构上，以包覆该电子元件。本专利技术还提供一种承载体，包括：承载件；分隔层，其结合于该承载件上；以及线路结构，其具有相对的第一表面及第二表面，且该第一表面结合于该分隔层上，而该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度。本专利技术又提供一种封装基板，包括：线路结构，其具有相对的第一表面及第二表面，且该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；分隔层，其形成于该线路结构的第一表面上；以及金属层，其形成于该分隔层上且电性连接该第一线路层。本专利技术还提供一种电子封装件的制法，包括：提供一具有相对的第一表面及第二表面的线路结构，且该线路结构的第一表面上形成有分隔层，而该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；形成金属层于该分隔层上，且该金属层电性连接该第一线路层；设置电子元件于该线路结构的第一表面上，且该电子元件电性连接该金属层；以及形成封装层于该线路结构的第一表面上，以包覆该电子元件。前述的制法中，该分隔层形成于该线路结构上的制程包括：提供一具有该分隔层的承载件；形成该线路结构于该分隔层上；以及移除该承载件，使该分隔层形成于该线路结构上。例如，该承载件为硅晶圆材质，且该分隔层作为蚀刻停止层，并以研磨及蚀刻方式移除该承载件；或者，该承载件为玻璃材质，以加热方式或照光方式，使该分隔层失去部分粘性，以移除该承载件。前述的制法中，还包括于设置该电子元件之前，对该金属层与该线路结构进行电性测试。又包括于进行电性测试之前，形成导电层于该金属层上。前述的电子封装件及其制法中，还包括形成多个导电元件于该线路结构的第二表面上。前述的承载体、封装基板、电子封装件及其制法中，该分隔层为热化二氧化硅层或粘着层前述的承载体、封装基板、电子封装件及其制法中，该金属层为图案化线路层。前述的承载体、封装基板、电子封装件及其制法中，于形成该金属层前，先形成至少一辅助层于该分隔层上，使该金属层还形成于该辅助层上。由上可知，本专利技术的承载体、封装基板、电子封装件及其制法，主要通过直接将高I/O功能的电子元件接置于该线路结构上，因而不需使用一含核心层的封装基板，故可减少该电子封装件的厚度。此外，通过该第一线路层对应具有细线宽线距的高I/O数的电子元件，因而无需增加该线路结构的面积，故有利于产品的轻薄短小化。又，相较于现有技术，本专利技术的制法无需制作TSV，故可降低制作成本。另外，本专利技术的制法先进行该线路结构的电性测试，再接置电子元件，故可降低电子元件的损失。附图说明图1为现有半导体封装件的剖面示意图；以及图2A至图2G为本专利技术的电子封装件的制法的剖面示意图；其中，图2E’为图2E的另一实施例，图2G’及图2G”为图2G的另一实施例的局部放大图。附图标记说明1半导体封装件10硅中介板10a置晶侧10b转接侧100导电硅穿孔101线路重布层102,230焊锡凸块103,25导电元件17封装基板170焊垫172底胶18封装胶体19半导体芯片190电极垫2电子封装件2a承载体2b封装基板20承载件200分隔层200’,200”辅助层21线路结构21’第一线路部21”第二线路部21a第一表面21b第二表面210介电层210’,300绝缘层211内部线路层211’第一线路层211”第二线路层212凸块底下金属层22,22’金属层220,220’导电层23电子元件24封装层30承载板31导电层。具体实施方式以下通过特定的具体实施例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其他优点及功效。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本专利技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在本文档来自技高网...

【技术保护点】
一种电子封装件，其特征为，该电子封装件包括：线路结构，其具有相对的第一表面及第二表面，且该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；分隔层，其形成于该线路结构的第一表面上；金属层，其形成于该分隔层上且电性连接该第一线路层；电子元件，其设于该线路结构的第一表面上且电性连接该金属层；以及封装层，其形成于该线路结构上，以包覆该电子元件。

【技术特征摘要】
2015.07.31 TW 1041248681.一种电子封装件，其特征为，该电子封装件包括：线路结构，其具有相对的第一表面及第二表面，且该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；分隔层，其形成于该线路结构的第一表面上；金属层，其形成于该分隔层上且电性连接该第一线路层；电子元件，其设于该线路结构的第一表面上且电性连接该金属层；以及封装层，其形成于该线路结构上，以包覆该电子元件。2.如权利要求1所述的电子封装件，其特征为，该分隔层为热化二氧化硅层或粘着层。3.如权利要求1所述的电子封装件，其特征为，该金属层为图案化线路层。4.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括形成于该分隔层上的至少一辅助层，使该金属层还形成于该辅助层上。5.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括多个导电元件，其形成于该线路结构的第二表面上。6.一种承载体，其特征为，该承载体包括：承载件；分隔层，其结合于该承载件上；以及线路结构，其具有相对的第一表面及第二表面，且该第一表面结合于该分隔层上，而该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度。7.如权利要求6所述的承载体，其特征为，该分隔层为热化二氧化硅层或粘着层。8.一种封装基板，其特征为，该封装基板包括：线路结构，其具有相对的第一表面及第二表面，且该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；分隔层，其形成于该线路结构的第一表面上；以及金属层，其形成于该分隔层上且电性连接该第一线路层。9.如权利要求8所述的封装基板，其特征为，该分隔层为热化二氧化硅层或粘着层。10.如权利要求8所述的封装基板，其特征为，该金属层为图案化线路层。...

【专利技术属性】
技术研发人员：程吕义，吕长伦，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：中国台湾,71