The invention relates to a method for PCIE data link layer performance of fault tolerance, in the PCIE CRC error detection on the basis of the original, with error detection and correction (ECC, Error Checking and Correcting) code for real-time error correction and self repair function, at the same time the error detection can be corrected, and the calculation speed is very fast.
【技术实现步骤摘要】
数据链路层高性能容错的方法
本专利技术涉及一种用于PCIE数据链路层高性能容错的方法。
技术介绍
PCIE是用于互连诸如计算和通信平台应用中外围设备的第三代高性能I/O总线。数据链路层位于PCIE主控核的中间层,主要功能是链路管理和保证数据的传输的可靠性和完整性。数据链路层使用容错和重传机制保证数据传送的完整性和一致性。目前PCIE数据链路层的容错性很低,只能检错,不能纠错。根据目前PCIE的研究现状得知,为了降低数据在数据链路中传输的误码率,PCIE运用循环冗余校验CRC进行检错,CRC是一种在数据通信中应用很广泛的差错控制编码,具有较强的检错能力。下面详细介绍CRC在数据链路层的检错过程。数据链路层的发送端接收来自事务层的数据TLP,在发送TLP之前,先将TLP进行封装,加上序列号前缀和CRC后缀,CRC后缀是根据TLP数据包的内容,运用CRC算法生成的校验码。将封装好的TLP副本存放在重发缓冲区中,同时将该TLP发送出去。数据链路层的接收端从物理层接收TLP,此时该TLP中含有序列号前缀和CRC后缀,接收到TLP后,根据TLP数据包中除CRC字段以外的数据,用跟发送端同样的CRC算法,计算得到期望CRC值,将期望CRC值跟TLP携带的CRC进行比较,若匹配,则说明CRC校验正确,继续进行其他的检查。若不匹配,CRC校验错误,说明数据传输过程中发生链路错误,则向发送端回复NAK数据链路层数据包(DLLP),发送端对收到的NAKDLLP所对应的全部TLP,都会进行重发操作,以保证每个TLP数据包能够传输正确。PCIE数据链路层的现有容错技术仅能够检查数据 ...
【技术保护点】
一种用于PCIE数据链路层高性能容错的方法,其特征在于:在PCIE原有的CRC检错基础上,加入ECC实时纠错和自修复功能,在检出错误的同时能够对其进行纠正,并且提高计算速度。
【技术特征摘要】
1.一种用于PCIE数据链路层高性能容错的方法,其特征在于:在PCIE原有的CRC检错基础上,加入ECC实时纠错和自修复功能,在检出错误的同时能够对其进行纠正,并且提高计算速度。2.根据权利要求1所述一种用于PCIE数据链路层高性能容错的方法,其特征在于具体步骤如下:1)在数据链路层的发送端加上ECC编码电路,ECC编码电路负责编码,生成TLP数据包的初始ECC校验码;2)在上述数据链路层的接收端电路结构中加入ECC解码电路,ECC解码电路负责生成新的ECC校验码,并将新的ECC校验码与数据所携带的初始ECC校验码进行异或检错和纠错;3)当ECC解码电路检测到错误但是不能对其纠正时,会生成一个错误发生标识信号,以表明有不可...
【专利技术属性】
技术研发人员:陈崇传,
申请(专利权)人:青岛海日安电子有限公司,
类型:发明
国别省市:山东,37
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