连续渐近式类比数位转换器及其控制方法技术

一种连续渐近式类比数位转换器及其控制方法，该连续渐近式类比数位转换器包含数位类比转换器、比较器、比较结果单元、时序单元及控制逻辑电路。数位类比转换器将数位信号转换为参考类比电压。比较器比较类比输入信号与参考类比电压而产生比较信号。比较结果单元根据比较信号产生比较结果信号。时序单元产生时脉信号，并在比较结果信号为致能时依序致能对应N位元的N个辅助时脉信号。控制逻辑电路依据比较信号更新数位信号，并依序从最高有效位元至最低有效位元产生N位元的数位数值，并根据最低有效位元对应的第N个辅助时脉信号是否被致能，来判断数位数值是否为有效。本发明专利技术还公开了该连续渐近式类比数位转换器的控制方法。

Continuous asymptotic analog to digital converter and control method thereof

A successive approximation analog to digital converter and its control method, the successive approximation analog to digital converter includes digital to analog converter, a comparator, comparison unit, timing and control logic unit. The digital to analog converter converts digital signals to reference analog voltages. A comparator compares a analog input signal with a reference analog voltage to produce a comparison signal. The comparison result unit generates a comparison result signal based on the comparison signal. The timing unit generates a clock signal and sequentially generates N auxiliary clock signals corresponding to the N bit when the comparison result signal is enabled. The control logic circuit according to the comparison signal update digital signal, digital and numerical sequence from the highest to the lowest effective bit effective bit generation N bit, according to whether the N auxiliary LSB corresponding clock signal is enabled, to judge whether it is valid digital value. The invention also discloses a control method for the continuous asymptotic analog to digital converter.

【技术实现步骤摘要】
连续渐近式类比数位转换器及其控制方法
本专利技术涉及一种数位转换器及其控制方法，特别是一种连续渐近式类比数位转换器及其控制方法。
技术介绍
现行的连续渐近式类比数位转换器(SuccessiveApproximationADC)，以一二元搜寻法(BinarySearch)将一类比信号转换为一N位元的数位信号。连续渐近式类比数位转换器包含一比较器。为了转换为N位元的数位信号，比较器会执行N次，每一次的比较结果会数位信号的一位元。在执行N次比较之后，即可依序从最高有效位元至最低有效位元产生N位元的数位信号。然而，有些时候，其中一位元的比较结果会很接近，造成需要花很多时间判读比较结果，而导致不稳定状态(Metastability)的发生。而不稳定装置态可能会造成此位元判读的结果不准确，或者来不及判读之后的位元，而可能导致最后转换出的N位元数位信号有相当大的误差。因此，有必要提供一种方法以判断此N位元的数位信号是否正确以避免不稳定状态(Metastability)造成误差产生。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术的上述缺陷，提供一种连续渐近式类比数位转换器及其控制方法。为了实现上述目的，本专利技术提供了一种连续渐近式类比数位转换器，包含数位类比转换器、比较器、比较结果单元、时序单元及控制逻辑电路。数位类比转换器将数位信号转换为参考类比电压。比较器在一时脉信号的控制下，比较类比输入信号与参考类比电压的大小而对应地产生比较信号。比较结果单元根据比较信号产生比较结果信号。当比较器完成比较动作时，比较结果信号转为致能。时序单元产生时脉信号，并在比较结果信号为致能时依序致能对应N位元的N个辅助时脉信号。控制逻辑电路在比较结果信号为致能时，依据比较信号更新数位信号，使比较器对应地更新比较信号。控制逻辑电路并重复地根据更新后的比较信号对应地更新该比较结果信号以使N个辅助时脉信号依序为致能。控制逻辑电路并根据更新后的比较信号及致能的N个辅助时脉信号依序从最高有效位元至最低有效位元产生N位元的数位数值，并根据最低有效位元对应的第N个辅助时脉信号是否被致能，来判断数位数值是否为有效。为了更好地实现上述目的，本专利技术还提供了一种连续渐近式类比数位转换器的控制方法。连续渐近式类比数位转换器将一类比输入信号转换为N位元的一数位数值，N为大于1的正整数。此控制方法可包含以下步骤。将一数位信号转换为一参考类比电压。在一时脉信号的控制下，比较类比输入信号与该考类比电压的大小而对应地产生一比较信号。根据比较信号产生一比较结果信号。当比较器完成比较动作时，比较结果信号转为致能。产生时脉信号，并在比较结果信号为致能时依序致能对应N位元的N个辅助时脉信号。在比较结果信号为致能时，依据比较信号更新数位信号，使比较器对应地更新该比较信号，并重复地根据更新后的比较信号对应地更新比较结果信号以使N个辅助时脉信号依序为致能，并根据更新后的比较信号及致能的N个辅助时脉信号依序从一最高有效位元至一最低有效位元产生N位元的数位数值。根据最低有效位元所对应的第N个辅助时脉信号是否被致能，来判断数位数值是否为有效。本专利技术的技术效果在于：通过判断最低有效位元所对应的第N个辅助时脉信号是否被致能，来判断连续渐近式类比数位转换器所转换的数位数值是否为有效，可提供验证所转换的数位数值的正确性。并且，可通过判断最低有效位元所对应的第N个辅助时脉信号是否被致能来调整时脉信号的周期，而具有足够的比较时间以产生每一位元的数值，并且仍可产生有效的数位数值，故能提高连续渐近式类比数位转换器的转换数位数值的准确度。另一方面，也可以通过只检测对应其中一位元的辅助时脉信号是否被致能调整时脉信号的周期而降低连续渐近式类比数位转换器的解析度以使连续渐近式类比数位转换器的操作频率降低，而具有节省能源消耗的效果。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明图1为依据本专利技术第一实施例的连续渐近式类比数位转换器的框图；图2为本专利技术图1的控制逻辑电路的框图；图3A为本专利技术第一实施例的连续渐近式类比数位转换器的时序图；图3B为为连续渐近式类比数位转换器于不稳定状态的时序图；图4为本专利技术图2的判断电路的框图的一例；图5为本专利技术图4的判断电路的时序图；图6A及图6B分别为本专利技术的连续渐近式类比数位转换器操作在一较长周期及一较短周期的时脉信号的时序图；图7为本专利技术的连续渐近式类比数位转换器的控制方法的流程图。其中，附图标记100连续渐近式类比数位转换器110数位类比转换器120比较器130比较结果单元140时序单元150控制逻辑电路Vin类比输入信号Vref参考类比电压Comp比较信号Cout比较结果信号Clkc时脉信号Clk1～Clkn、Clk2、Clk3、Clk4、Clk5、Clk6、Clk7、Clk8、Clk9、Clk10辅助时脉信号D1数位信号Dout数位数值1510判断电路1520数位输出电路Clks取样时脉M1、M2不稳定状态410除法器420取样电路430延迟取样电路440互斥或门S1第一信号S2第一取样信号S3第二取样信号DV数据有效性信号t0、t1、t2、t3、t4、t5、t6时间点C1、C2时脉信号的周期S710～S770流程步骤具体实施方式下面结合附图对本专利技术的结构原理和工作原理作具体的描述：图1为依据本专利技术第一实施例的连续渐近式类比数位转换器的框图。连续渐近式类比数位转换器100包含数位类比转换器110、比较器120、比较结果单元130、时序单元140及控制逻辑电路150。数位类比转换器110将数位信号D1转换为参考类比电压Vref。比较器120在一时脉信号Clkc的控制下，比较类比输入信号Vin与参考类比电压Vref的大小而对应地产生比较信号Comp。比较结果单元130根据比较信号Comp产生比较结果信号Cout。当比较器120完成比较动作时，比较结果信号Cout转为致能。时序单元140产生时脉信号Clkc，并在比较结果信号Cout为致能时依序致能对应N位元的N个辅助时脉信号Clk1～Clkn。其中N及n为大于1的正整数。控制逻辑电路150在比较结果信号Cout为致能时，依据比较信号Comp更新数位信号D1，使比较器120对应地更新比较信号Comp。控制逻辑电路150并重复地根据更新后的比较信号Comp对应地更新比较结果信号Cout以使N个辅助时脉信号Clk1～Clkn依序为致能。控制逻辑电路150并根据更新后的比较信号Comp及致能的N个辅助时脉信号Clk1～Clkn依序从最高有效位元至最低有效位元产生N位元的数位数值Dout，并根据最低有效位元对应的第N个辅助时脉信号Clkn是否被致能，来判断数位数值Dout是否为有效。在此实施例中，本专利技术提供一种可判断此数位数值是否有效的方法及装置。请参照图2，图2为本专利技术图1的控制逻辑电路150的框图。控制逻辑电路150包含判断电路1510及数位输出电路1520。判断电路1510根据最低有效位元对应的第N个辅助时脉信号Clkn是否被致能，来判断数位数值Dout是否为有效。数位输出电路1520根据更新后的比较信号Comp及致能的N个辅助时脉信号依序从最高有效位元至最低有效位元产生N位元本文档来自技高网...

【技术保护点】
一种连续渐近式类比数位转换器，用以将一类比输入信号转换为N位元的一数位数值，N为大于1的正整数，其特征在于，包含：一数位类比转换器，用以将一数位信号转换为一参考类比电压；一比较器，用以在一时脉信号的控制下，比较该类比输入信号与该参考类比电压的大小而对应地产生一比较信号；一比较结果单元，用以根据该比较信号产生一比较结果信号，其中当该比较器完成比较动作时，该比较结果信号转为致能；一时序单元，用以产生该时脉信号，并在该比较结果信号为致能时依序致能对应N位元的N个辅助时脉信号；以及一控制逻辑电路，用以在该比较结果信号为致能时，依据该比较信号更新该数位信号，使该比较器对应地更新该比较信号，该控制逻辑电路并重复地根据更新后的该比较信号对应地更新该比较结果信号以使该N个辅助时脉信号依序为致能，该控制逻辑电路并根据更新后的比较信号及致能的N个辅助时脉信号依序从一最高有效位元至一最低有效位元产生N位元的该数位数值，并根据该最低有效位元所对应的第N个辅助时脉信号是否被致能，来判断该数位数值是否为有效。

【技术特征摘要】
2015.11.13 TW 1041375781.一种连续渐近式类比数位转换器，用以将一类比输入信号转换为N位元的一数位数值，N为大于1的正整数，其特征在于，包含：一数位类比转换器，用以将一数位信号转换为一参考类比电压；一比较器，用以在一时脉信号的控制下，比较该类比输入信号与该参考类比电压的大小而对应地产生一比较信号；一比较结果单元，用以根据该比较信号产生一比较结果信号，其中当该比较器完成比较动作时，该比较结果信号转为致能；一时序单元，用以产生该时脉信号，并在该比较结果信号为致能时依序致能对应N位元的N个辅助时脉信号；以及一控制逻辑电路，用以在该比较结果信号为致能时，依据该比较信号更新该数位信号，使该比较器对应地更新该比较信号，该控制逻辑电路并重复地根据更新后的该比较信号对应地更新该比较结果信号以使该N个辅助时脉信号依序为致能，该控制逻辑电路并根据更新后的比较信号及致能的N个辅助时脉信号依序从一最高有效位元至一最低有效位元产生N位元的该数位数值，并根据该最低有效位元所对应的第N个辅助时脉信号是否被致能，来判断该数位数值是否为有效。2.如权利要求1所述的连续渐近式类比数位转换器，其特征在于，该控制逻辑电路包含：一除法器，用以接收该最低有效位元所对应的该辅助时脉信号并产生一第一信号；一取样电路，用以接收该第一信号，并于一取样时脉信号的控制之下产生一第一取样信号；一延迟取样电路，用以接收该第一取样信号，并于该取样时脉信号的控制之下延迟该第一取样信号而产生一第二取样信号；以及一互斥或门，用以接收该第一取样信号及该第二取样信号而产生一数据有效性信号，以决定该最低有效位元所对应的该辅助时脉信号是否被致能。3.如权利要求2所述的连续渐近式类比数位转换器，其特征在于，该时序单元还用以根据对应该数据有效性信号调整该时脉信号的一周期。4.如权利要求3所述的连续渐近式类比数位转换器，其特征在于，当该数据有效性信号指示该最低有效位元所对应的该辅助时脉信号被致能时，选择性地增加该时脉信号的该周期。5.如权利要求3所述的连续渐近式类比数位转换器，其特征在于，当该数据有效性信号指示该最低有效位元所对应的该辅助时脉信号未被致能时，选择性地减少该时脉信号的该周期。6.如权利要求1所述的连续渐近式类比数位转换器，其特征在于，该除法器、该取样电路、及该延迟取样电路使用D型...

【专利技术属性】
技术研发人员：康毓轩，
申请(专利权)人：络达科技股份有限公司，
类型：发明
国别省市：中国台湾,71