栅极全包覆式纳米线场效晶体管装置制造方法及图纸

本发明专利技术公开一种栅极全包覆式纳米线场效晶体管装置，包含有一半导体基板、一纳米线，位于该半导体基板上、一栅极结构，环绕该纳米线的一中间部位，以及一源、漏极区域，位于该栅极结构的一侧。该源、漏极区域内至少具有一插排面。

Grid all coated nanowire field effect transistor device

The invention discloses a gate type full coated nanowire field effect transistor device includes a semiconductor substrate, a nano wire, in the semiconductor substrate, a gate structure, a middle position around the nanowires, and a source and drain region, located on one side of the gate structure. The source and drain has at least one socket pole region.

【技术实现步骤摘要】
栅极全包覆式纳米线场效晶体管装置
本专利技术涉及一种半导体元件及制作工艺，特别是一种具有源极与漏极差排(sourceanddraindislocation)的栅极全包覆式(Gate-All-Around,GAA)纳米线(nanowire)场效晶体管装置及其制作方法。
技术介绍
已知，在金属-氧化物-半导体(MOS)晶体管的通道区域诱导适当类型的应力，能够提高载流子迁移，从而增加驱动电流。通常情况下，优选是在NMOS元件通道区域的源极-漏极方向诱导拉伸应力，并在PMOS元件的通道区域的源极-漏极方向诱导压缩应力。应力扭曲半导体晶体晶格，从而影响半导体的能带对准和电荷传输特性。此外，已知可以将差排(dislocation)引入MOS晶体管的源、漏极区域，以进一步改善元件的性能。
技术实现思路
本专利技术的主要目的在于提供一种栅极全包覆式(Gate-All-Around,GAA)纳米线(nanowire)场效晶体管(fieldeffecttransistor,FET)装置，具有源极与漏极差排(sourceanddraindislocation)，以进一步提升栅极全包覆式纳米线场效晶体管装置的效能。为达上述目的，本专利技术的一实施例提供一种栅极全包覆式纳米线场效晶体管装置，包含有一半导体基板；一纳米线，位于该半导体基板上；一栅极结构，环绕该纳米线的一中间部位；一源、漏极区域，位于该栅极结构的一侧；以及至少一插排面，设于该源、漏极区域内。该插排面为一渐缩椎体形插排面，横跨该纳米线的整个厚度。根据本专利技术的一实施例，所述插排面为一渐缩椎体形插排面。所述栅极全包覆式纳米线场效晶体管装置为一NMOS场效晶体管装置。栅极全包覆式纳米线场效晶体管装置为一NMOS场效晶体管装置。为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。附图说明图1至图13为本专利技术一实施例中形成栅极全包覆式纳米线场效晶体管装置的制作工艺示意图，其中图2为图1中沿A-A’切线所视的剖面示意图，图6为图5中沿B-B’切线所视的的剖面示意图；图14为栅极全包覆式纳米线场效晶体管装置的纳米线内的插排面透视示意图；图15为本专利技术另一实施例所绘示的栅极全包覆式纳米线场效晶体管装置的剖面示意图；图16为本专利技术又另一实施例所绘示的栅极全包覆式纳米线场效晶体管装置的剖面示意图。主要元件符号说明100半导体基板101基底102绝缘层103单晶硅层110轴心体130掩模层131连接部133延伸部150纳米线结构151连接垫153纳米线153a外延应力诱发材料157通道区域170栅极结构171栅极介电层173栅极175间隙壁182源、漏极区域190图案化掩模200应力层250预非晶化注入制作工艺260退火制作工艺300插排面302a～302c插排面402a～402c插排面404a～404d插排面具体实施方式在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。请参照图1至图10，其为依据本专利技术实施例所绘示的形成栅极全包覆式(Gate-All-Around,GAA)纳米线(nanowire)场效晶体管(fieldeffecttransistor,FET)装置的制作工艺示意图。如图1及图2所示，首先，提供一半导体基板100，例如一硅覆绝缘(silicon-on-insulator,SOI)基板，包括一基底(base)101、一绝缘层102与一单晶硅层103。接着，在单晶硅层103上形成至少一轴心体110。轴心体110的材质可包含氧化硅，或是其他与下方半导体层103具蚀刻选择比的材质，例如，多晶硅(polysilicon)等。具体来说，各轴心体110之间相互分隔，使任两相邻的轴心体110之间大体上具有一间距，但不以此为限。需注意的是，上述硅覆绝缘基板仅为例示说明，在另一实施例中，也可以使用其它基板。接着，如图3所示，在单晶硅层103上形成一掩模层130，以作为后续形成纳米线结构的掩模。掩模层130可包含氮化硅或是其他与轴心体110及下方单晶硅层103具蚀刻选择比的材质，其形成方式，例如先在半导体基板100上形成一掩模材料层(未绘示)，覆盖半导体基板100及轴心体110，并进行一光刻及蚀刻制作工艺，部分移除该掩模材料层，形成部分覆盖轴心体110的掩模层130。需特别注意的是，掩模层130除了包含部分覆盖各轴心体110的一连接部131之外，还具有一延伸部133，其紧邻且环绕各轴心体110侧壁。然后，如图4所示，移除轴心体110，并利用掩模层130作为掩模进行一蚀刻制作工艺。由此，可移除一部分的单晶硅层103，并在硅覆绝缘基板100的单晶硅层103形成一纳米线结构150，其包含一连接垫151，以及位于连接垫151之间的至少一纳米线153。根据本专利技术实施例，纳米线153为一硅纳米线。具体来说，本实施例是在轴心体110移除之后，分别进行两阶段的蚀刻制作工艺，例如是先进行一各向异性蚀刻制作工艺，例如干蚀刻，使硅覆绝缘基板100未被掩模层130覆盖的区域内的绝缘层102被暴露出。在一实施例中，在进行该各向异性蚀刻制作工艺时，优选可调整蚀刻制作工艺的参数，以形成底切，并随即移除掩模层130。而后，继续进行一各向同性蚀刻制作工艺或是侧向蚀刻制作工艺，例如湿蚀刻，以进一步等向蚀刻纳米线结构150的侧壁。然而，本专利技术的蚀刻制作工艺并不限于前述步骤。在另一实施例中，也可选择在掩模层130的遮蔽下，依序进行两阶段的蚀刻制作工艺，形成连接垫的上表面与纳米线的一上表面齐平的一纳米线结构(未绘示)，最后再移除掩模层130。值得注意的是，在进行该蚀刻制作工艺时，纳米线结构150因受到掩模层130的阻挡，是以，接近掩模层130的单晶硅层103蚀刻速率相对较慢，远离掩模层130的单晶硅层103则蚀刻速率相对较快。另一方面，因纳米线153相对于连接垫151具有较小的尺寸，当纳米线153的两侧同时被等向蚀刻时，远离掩模层130的单晶硅层103容易被蚀穿。也就是说，纳米线153紧邻下方绝缘层102的部分会被移除，仅有紧靠掩模层130的部分纳米线153可被保留，因而可形成悬跨于连接垫151之间的纳米线153，如图5及图6所示。此外，在另一实施例中，也可选择性再蚀刻部分的绝缘层102，使纳米线153与绝缘层102间的距离更远，以确保后续形成的栅极结构可完全环绕纳米线153。后续，如图7所示，形成一栅极结构170，使栅极结构170跨越纳米线153。具体来说，栅极结构170的形成方法例如是包含依序在硅覆绝缘基板100及纳米线结构150上形成全面覆盖的一栅极介电层(未绘示)，例如是氧化硅、氮化硅、氮氧化硅或合适的高介电常数材料等介电材质，以及一栅极层(未绘示)，例如是多晶硅、金属硅化物或是所需的功函数金属与金属本文档来自技高网...

【技术保护点】
一种栅极全包覆式纳米线场效晶体管装置，包含有:半导体基板；纳米线，位于该半导体基板上；栅极结构，环绕该纳米线的一中间部位；源、漏极区域，位于该栅极结构的一侧的该纳米线上；以及至少一插排面，设于该源、漏极区域内。

【技术特征摘要】
1.一种栅极全包覆式纳米线场效晶体管装置，包含有:半导体基板；纳米线，位于该半导体基板上；栅极结构，环绕该纳米线的一中间部位；源、漏极区域，位于该栅极结构的一侧的该纳米线上；以及至少一插排面，设于该源、漏极区域内。2.如权利要求1所述的栅极全包覆式纳米线场效晶体管装置，其中该插排面为一渐缩椎体形插排面。3.如权利要求1所述的栅极全包覆式纳米线场效晶体管装置，其中该栅极结构包含栅极介电层以及金属栅极。4.如权利要求1所述的栅极全包覆式纳米线场效晶体管装置，其中另包含间隙壁，位于该栅极结构上。5.如权利要求1所述的栅极全包覆式纳米线场效晶体管装置，其中该源、漏极区域另包含有外延应力诱发材料。6.如权利要...

【专利技术属性】
技术研发人员：杨柏宇，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71