鳍式场效晶体管结构及其制造方法技术

技术编号:15439590 阅读:214 留言:0更新日期:2017-05-26 05:18
本发明专利技术提供了一种半导体器件,包括半导体衬底以及位于半导体衬底上的半导体鳍。其中,半导体鳍在两个单元共用的共同边界处具有鳍隔离结构。鳍隔离结构具有从半导体鳍顶部延伸至半导体衬底上的停止层的气隙。气隙将半导体鳍分成半导体鳍的两部分。鳍隔离结构包括覆盖在气隙顶部的介电覆盖层。本发明专利技术实施例涉及鳍式场效晶体管结构及其制造方法。

Fin type field effect transistor structure and manufacturing method thereof

The present invention provides a semiconductor device including a semiconductor substrate and a semiconductor fin disposed on the semiconductor substrate. Wherein, the semiconductor fin has a fin isolation structure at the common boundary shared by the two units. The fin isolation structure has an air gap extending from the top of the semiconductor fin to a stop layer on the semiconductor substrate. The air gap divides the semiconductor fin into two portions of the semiconductor fin. The fin isolation structure includes a dielectric covering covering the top of the air gap. The embodiment of the invention relates to a fin type field effect transistor structure and a manufacturing method thereof.

【技术实现步骤摘要】
鳍式场效晶体管结构及其制造方法
本专利技术实施例涉及鳍式场效晶体管结构及其制造方法。
技术介绍
当通过各种技术节点使诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件规模缩小时,器件堆积密度和器件性能受到器件布局和隔离的挑战。为了避免相邻器件(单元)之间的泄露,标准单元布局采用形成在氧化硅限定(OD)区(诸如标准单元的有源区)的边缘的伪多晶硅(poly)片段,即,OD上多晶硅(PODE)。随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点,来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。FinFET的优势包括减少短沟道效应以及更高的电流。然而,传统的FinFET器件和制造FinFET器件的方法还没有在采用PODE隔离两个相邻器件(单元)方面完全令人满意。
技术实现思路
根据本专利技术的一个实施例,提供了一种半导体器件,包括:半导体衬底;位于所述半导体衬底上的停止层;位于所述停止层上的半导体鳍;以及位于所述半导体鳍上的彼此邻近的两个单元,所述半导体鳍在所述两个单元共用的共同边界处具有鳍隔离结构,所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的气隙,其中,所述气隙将所述半导体鳍分为所述半导体鳍的两部分,所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。根据本专利技术的另一实施例,还提供了一个半导体器件,包括:半导体衬底:位于所述半导体衬底上的停止层;以及位于所述停止层上的半导体鳍,所述半导体鳍的两个相对端的每个端均具有鳍隔离结构,所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的气隙,其中,所述气隙将所述半导体鳍分为所述半导体鳍的两部分,所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。在上述半导体器件中,所述半导体鳍的所述两部分以基本上在从5nm至50nm的范围内的距离隔开。在上述半导体器件中,所述停止层具有基本上在从1nm至50nm的范围内的厚度。在上述半导体器件中,所述气隙具有位于所述停止层上的第一气隙以及位于所述第一气隙之上的第二气隙,以及所述第一气隙的底部的宽度大于所述第二气隙的底部的宽度。在上述半导体器件中,所述气隙从所述半导体鳍的顶部穿过所述停止层延伸至所述半导体衬底的部分。在上述半导体器件中,所述气隙具有被圆弧面环绕的平坦的底面,以及所述气隙的所述平坦的底面的宽度小于所述介电覆盖层的顶部的宽度。根据本专利技术的又一实施例,还提供了一种用于形成半导体器件的方法,所述方法包括:在半导体衬底上形成停止层;在所述停止层上形成半导体鳍;在所述半导体鳍上形成彼此邻近的两个单元;在所述半导体鳍的位于所述两个单元共用的共同边界处的顶部上形成栅极导体;形成外围地环绕所述栅极导体的栅极间隔件;蚀刻所述栅极导体和所述半导体鳍以形成从所述半导体鳍的顶部延伸至所述停止层的气隙,从而将所述半导体鳍分为所述半导体鳍的两部分;以及在所述气隙内沉积介电覆盖层以覆盖所述气隙的顶部。附图说明当结合附图进行阅读时,从以下详细描述可最佳理解本专利技术的各个方面。应当注意,根据工业中的标准实践,各个部件并非按比例绘制。事实上,为了清楚讨论,各个部件的尺寸可以任意增大或减小。图1A是根据本专利技术的一些实施例的示出半导体器件的示意性三维图。图1B是图1A中示出的半导体器件的示意性顶视图。图1C至图1F是沿着图1A中的线A1-A1’观察到的示出了用于半导体器件的各种类型的鳍隔离结构示意性截面图。图2A和图2B是根据本专利技术的一些实施例的示出了用于制造半导体器件的方法的中间阶段的示意性三维图。图2C到图2G是图2B沿着线B1-B1’观察到的示出了根据本专利技术的一些实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。图2F’和图2G’是沿着图2B中的线B1-B1’观察到的示出了根据本专利技术的特定实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。图3是根据本本专利技术的一些实施例的示出了制造半导体器件的方法的流程图。具体实施方式下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如,在以下描述中,在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例,也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。此处所使用的术语只用于描述具体的实施例,不用于限制附加权利要求。例如,除非另有限制,单一形式的术语“一”或“这”也可以表示复数形式。而且,本专利技术在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚,其自身并不表示所论述的各个实施例和/或配置之间的关系。此外,为了便于描述,本文中可以使用诸如“底部”、“顶部”等空间关系术语以描述如图所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。空间相对术语旨在包括除了附图中所示的方位之外,在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位),并且在本文中使用的空间关系描述符可同样地作相应地解释。本专利技术的一些实施例涉及鳍式场效应晶体管(FinFET)器件,在鳍式场效应晶体管(FinFET)器件之间设置鳍隔离结构作为PODE以用于防止相邻器件(单元)之间的泄露。PODE有助于达到更好的器件性能和更好的多晶硅轮廓控制。鳍隔离结构具有位于半导体鳍中的气隙以隔离两个相邻的单元以及具有覆盖气隙的顶部的介电覆盖层以用于随后的诸如金属着陆(metallanding)的工艺。气隙具有非常低的介电常数,并且是极好的电绝缘体。由于气隙形成于半导体鳍之内,不需要额外的区域来形成鳍隔离结构,因此可以缩小器件的尺寸。参照图1A和图1B,图1A是根据本专利技术的一些实施例的半导体器件100的示意性三维图,以及图1B是图1A中示出的半导体器件100的示意性顶视图。半导体器件100包括半导体衬底110,位于半导体衬底110上的停止层112,位于停止层112上的半导体鳍120,横跨半导体鳍120的栅极结构130a和130b以及横跨半导体鳍120的伪栅极结构140a、140b和140c。将半导体衬底110限定为作为包括半导体材料的任意结构,包括但不限于块状硅、半导体晶圆或硅锗衬底。也可以使用包含III族、IV族和Ⅴ族元素的其他半导体材料。停止层112包括但不限于SiGeOx、SiGe、SiOx、SiP或SiPOx,其中x大于0。停止层112具有从约1nm至约50nm的范围内的厚度。半导鳍120从半导体衬底110突出。为了形成半导体鳍120,可以在半导体衬底110上形成半导体层,并蚀刻半导体层以暴露停止层112。由于蚀刻在停止层112顶部停止,半导体鳍120的厚度大致等于半导体层的厚度,因此,可以很好的控制半导体层的厚度。因此,鉴于电路设计的要求,可以很好地控制半导体鳍120的高度以及因此很好地控制FinFET(半导体衬底100)的沟道宽度,从而获得良好的器件性能。此处提及的栅极结构130a和栅极结构130b可以被称为功能或操作栅极。如图1B所示,将单元A和邻近单元A的单元B设置在半导体鳍120上。在加工过程中,将伪栅极结构140a和伪栅极结本文档来自技高网...
鳍式场效晶体管结构及其制造方法

【技术保护点】
一种半导体器件,包括:半导体衬底;位于所述半导体衬底上的停止层;位于所述停止层上的半导体鳍;以及位于所述半导体鳍上的彼此邻近的两个单元,所述半导体鳍在所述两个单元共用的共同边界处具有鳍隔离结构,所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的气隙,其中,所述气隙将所述半导体鳍分为所述半导体鳍的两部分,所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。

【技术特征摘要】
2015.11.12 US 14/939,3101.一种半导体器件,包括:半导体衬底;位于所述半导体衬底上的停止层;位于所述停止层上的半导体鳍;以及位于所述半导体鳍上的彼此邻近的两个单元,所述半导体鳍在所述两个单元共用的共同边界处具有鳍隔离结构,所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的气隙,其中,所述气隙将所述半导体鳍分为所述半导体鳍的两部分,所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。2.根据权利要求1所述的半导体器件,其中,所述半导体鳍的所述两部分以基本上在从5nm至50nm的范围内的距离隔开。3.根据权利要求1所述的半导体器件,其中,所述介电覆盖层包括氧化硅或氮化硅。4.根据权利要求1所述的半导体器件,其中,所述停止层包括SiGeOx、SiGe、SiOx、SiP或SiPOx,其中,x大于0。5.根据权利要求1所述的半导体器件,其中,所述停止层具有基本上在从1nm至50nm的的范围内的厚度。6.根据权利要求1所述的半导体器件,其中,所述气隙具有位于所述停止层上的第一气隙以及位于所述第一气隙之上的第二气隙,以及所述第一气隙的底部的宽度大于所...

【专利技术属性】
技术研发人员:张哲诚林志翰
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:中国台湾,71

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