一种扫描链测试装置及实现方法制造方法及图纸

本发明专利技术公开了一种扫描链测试装置及实现方法，所述扫描链测试装置，包括扫描链逻辑电路，还包括输入解密模块和输出加密模块，所述输入解密模块用于对输入的加密数据进行解密，将解密后的数据输入至所述扫描链逻辑电路；所述输出加密模块用于对所述扫描链逻辑电路的输出数据进行加密并输出。本发明专利技术实施例通过对扫描链测试电路输入和输出的数据进行解密/加密，实现扫描链测试功能正确的同时，也保证了芯片内部数据的安全。而且，本发明专利技术实施例能更全面的把集成电路所有内部数据都加入安全保护内，具有更广泛的测试覆盖能力和安全覆盖能力。

Scanning chain testing device and realizing method

The invention discloses a scan chain testing device and implementation method of the scan chain test device, including scan chain logic circuit also includes input and output module encryption and decryption module, the input module is used for encryption decryption decryption of input data, the decrypted data input to the scan chain logic circuit the output module is used for encryption; the output data of the scan chain is encrypted and output logic circuit. The embodiment of the invention can decrypt and encrypt the input and output data of the scanning chain test circuit, so that the scanning chain test function is correct, and the internal data security of the chip is also guaranteed. Moreover, the embodiment of the invention can integrate all the internal data of the integrated circuit into the security protection in a more comprehensive way, and has wider testing coverage ability and safe coverage capability.

【技术实现步骤摘要】
一种扫描链测试装置及实现方法
本专利技术涉及集成电路可测试设计(DFT)领域，尤指一种扫描链测试装置及实现方法。
技术介绍
随着集成电路设计的规模越来越大，同时工艺的尺寸越来越小，不断提升的集成度也提高了生产测试成本和难度，扫描链测试方法作为可测试设计(DFT)中一种重要手段，广泛用于提高芯片质量和成品率。根据扫描链测试原理，可以完成对内部电路的正确性测试时，但也带来了安全性隐患。由于扫描链电路将集成电路内部所有寄存器都串联到一起，通过移位的方法，扫描链输入端可以将任意的数值输送到电路任意一个寄存器，这些输入数据在内部电路完成测试逻辑功能后的响应数据，可以通过扫描链的移位操作到输出引脚被外部监测。这样情况下的集成电路，特别是金融安全类芯片，用于测试的扫描链电路就成为被外部探测内部敏感信息的安全漏洞。目前其他已有的方案中，第一类是针对集成电路中扫描链的工作模式进行控制，保证外部探测无法使能扫描链进入测试模式，从而让扫描数据不被读写和探测；第二类是针对集成电路内部电路划分安全敏感电路和非安全敏感电路，安全敏感电路部分不进行扫描链测试，从而防止被外部探测。现有其他技术中，通过对扫描链测试模式进行控制的方法，并未对扫描链中最安全敏感的数据进行保护，如果通过FIB(聚焦离子束，FocusedIonbeam)等方式可以跳过其测试模式的防护时，仍然将数据原始状态全部暴露到外部。同时，由于目前扫描链测试多在第三方工厂，扫描链测试模式方式需要与第三方共享，所以扫描链测试模式方式的保护方式仍然处于非安全状态。而对集成电路内部进行安全划分的方式，会导致了未划分到扫描链上的电路没有进行生产测试的功能分析，也存在进入扫描链的电路处于完全不受保护的状态。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种扫描链测试装置及实现方法，可以有效地提高电路安全性能、加固电路内部数据被探测的难度。为了达到本专利技术目的，本专利技术提供了一种扫描链测试装置，包括扫描链逻辑电路，还包括输入解密模块和输出加密模块，其中所述输入解密模块用于对输入的加密数据进行解密，将解密后的数据输入至所述扫描链逻辑电路；所述输出加密模块用于对所述扫描链逻辑电路的输出数据进行加密并输出。可选地，所述扫描链测试装置还包括输入动态密钥模块和输出动态密钥模块，其中所述输入动态密钥模块与输入解密模块相连，用于生成动态变化的第一动态密钥，将生成的所述第一动态密钥输入至所述输入解密模块，以使所述输入解密模块使用所述第一动态密钥对所述加密数据进行解密；所述输出动态密钥模块与输出加密模块相连，用于生成动态变化的第二动态密钥，将生成的所述第二动态密钥输入至所述输出加密模块，以使所述输出加密模块使用所述第二动态密钥对所述扫描链逻辑电路的输出数据进行加密并输出。可选地，所述输入解密模块进一步用于采用对端口重映射进行逆运算和对异或进行逆运算的方式对输入的加密数据进行解密；所述输出加密模块进一步用于采用异或和端口重映射的方式对所述扫描链逻辑电路的输出数据进行加密并输出。可选地，所述输入解密模块进一步用于在一个时钟周期内完成解密过程；所述输出加密模块进一步用于在一个时钟周期内完成加密过程。可选地，所述输入动态密钥模块和输出动态密钥模块均包括：两组寄存器和相应的组合电路，用于根据所述扫描链测试电路的复位信号使能寄存器内部初值后，时钟信号不断触发实现两组不整齐的乱序输出；异或电路，用于将所述两组不整齐的乱序输出进行异或处理并相应地输出第一动态密钥或第二动态密钥。本专利技术还提供了一种扫描链测试的实现方法，包括：对输入的加密数据进行解密；将解密后的数据输入至扫描链逻辑电路进行测试；对所述扫描链逻辑电路的输出数据进行加密并输出。可选地，所述实现方法还包括：生成动态变化的第一动态密钥；所述对输入的加密数据进行解密包括：使用所述第一动态密钥对所述加密数据进行解密；所述实现方法还包括：生成动态变化的第二动态密钥；所述对所述扫描链逻辑电路的输出数据进行加密并输出包括：使用所述第二动态密钥对所述扫描链逻辑电路的输出数据进行加密并输出。可选地，所述对输入的加密数据进行解密包括：采用对端口重映射进行逆运算和对异或进行逆运算的方式对输入的加密数据进行解密；所述对所述扫描链逻辑电路的输出数据进行加密并输出包括：采用异或和端口重映射的方式对所述扫描链逻辑电路的输出数据进行加密并输出。可选地，所述对输入的加密数据进行解密的步骤中，在一个时钟周期内完成解密过程；所述对所述扫描链逻辑电路的输出数据进行加密并输出的步骤中，在一个时钟周期内完成加密过程。可选地，所述生成动态变化的第一动态密钥包括：根据所述扫描链测试电路的复位信号使能内部初值后，触发时钟信号得到两组不整齐的乱序输出，作为第一乱序输出，将所述第一乱序输出进行异或处理得到动态变化的第一动态密钥；所述生成动态变化的第二动态密钥包括：根据所述扫描链测试电路的复位信号使能内部初值后，触发时钟信号得到两组不整齐的乱序输出，作为第二乱序输出，将所述第二乱序输出进行异或处理得到动态变化的第二动态密钥。本专利技术实施例通过对扫描链测试电路输入和输出的数据进行解密/加密，实现扫描链测试功能正确的同时，也保证了芯片内部数据的安全。而且，本专利技术实施例能更全面的把集成电路所有内部数据都加入安全保护内，具有更广泛的测试覆盖能力和安全覆盖能力。进一步地，本专利技术实施例通过采用动态密钥方式，增加了破解难度；采用但不限于两组寄存器和组合逻辑来输出动态变化的密钥，从而加强了加密算法对输入全0攻击和复位攻击的防护。进一步地，本专利技术实施例的加解密采用但不限于端口重映射和异或的方式，在增加逻辑较少的情况下，实现对原始数据进行加解密，达到数据加扰和防探测功能。另外，加解密一个时钟周期内完成，可以减少前后时钟周期的数据叠加而带来的后期调试难度。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。附图说明附图用来提供对本专利技术技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本专利技术的技术方案，并不构成对本专利技术技术方案的限制。图1为本专利技术实施例的扫描链测试装置示意图；图2为本专利技术实施例的扫描链测试的实现方法的流程图；图3为本专利技术应用实例的扫描链测试装置应用框图；图4为本专利技术应用实例的扫描链测试装置的组成示意图；图5为本专利技术应用实例的输入解密模块示意图；图6为本专利技术应用实例的输入动态密钥模块示意图；图7为本专利技术应用实例的输出动态密钥模块示意图；图8为本专利技术应用实例的输出加密模块示意图；图9为本专利技术应用实例的扫描链测试装置仿真结果。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。本专利技术实施例提供一种扫描链测试装置及实现方法，针对集成电路可测试设计(DFT)中本文档来自技高网...

【技术保护点】
一种扫描链测试装置，包括扫描链逻辑电路，其特征在于，还包括输入解密模块和输出加密模块，其中所述输入解密模块用于对输入的加密数据进行解密，将解密后的数据输入至所述扫描链逻辑电路；所述输出加密模块用于对所述扫描链逻辑电路的输出数据进行加密并输出。

【技术特征摘要】
1.一种扫描链测试装置，包括扫描链逻辑电路，其特征在于，还包括输入解密模块和输出加密模块，其中所述输入解密模块用于对输入的加密数据进行解密，将解密后的数据输入至所述扫描链逻辑电路；所述输出加密模块用于对所述扫描链逻辑电路的输出数据进行加密并输出。2.如权利要求1所述的扫描链测试装置，其特征在于，还包括输入动态密钥模块和输出动态密钥模块，其中所述输入动态密钥模块与输入解密模块相连，用于生成动态变化的第一动态密钥，将生成的所述第一动态密钥输入至所述输入解密模块，以使所述输入解密模块使用所述第一动态密钥对所述加密数据进行解密；所述输出动态密钥模块与输出加密模块相连，用于生成动态变化的第二动态密钥，将生成的所述第二动态密钥输入至所述输出加密模块，以使所述输出加密模块使用所述第二动态密钥对所述扫描链逻辑电路的输出数据进行加密并输出。3.如权利要求1或2所述的扫描链测试装置，其特征在于，所述输入解密模块进一步用于采用对端口重映射进行逆运算和对异或进行逆运算的方式对输入的加密数据进行解密；所述输出加密模块进一步用于采用异或和端口重映射的方式对所述扫描链逻辑电路的输出数据进行加密并输出。4.如权利要求1或2所述的扫描链测试装置，其特征在于，所述输入解密模块进一步用于在一个时钟周期内完成解密过程；所述输出加密模块进一步用于在一个时钟周期内完成加密过程。5.如权利要求2所述的扫描链测试装置，其特征在于，所述输入动态密钥模块和输出动态密钥模块均包括：两组寄存器和相应的组合电路，用于根据所述扫描链测试电路的复位信号使能寄存器内部初值后，时钟信号不断触发实现两组不整齐的乱序输出；异或电路，用于将所述两组不整齐的乱序输出进行异或处理并相应地输出第一...

【专利技术属性】
技术研发人员：刘小雷，赵红敏，
申请(专利权)人：大唐微电子技术有限公司，大唐半导体设计有限公司，
类型：发明
国别省市：北京,11