一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明专利技术的半导体器件，包括栅极结构，所述栅极结构中包括功函数金属层，其中，所述功函数金属层的中间区域与边缘区域的厚度不同。这一半导体器件，由于功函数金属层的中心区域和边缘区域厚度不同，可以起到调节栅极的功函数的作用，在一定程度上减小了半导体器件的短沟道效应。本发明专利技术的半导体器件的制造方法包括形成栅极的功函数金属层的步骤，其形成的功函数金属层的中间区域与边缘区域的厚度不同。该半导体器件的制造方法，通过将功函数金属层的中心区域和边缘区域设置为不同厚度，调节了栅极的功函数，减小了制造的半导体器件的短沟道效应。

A semiconductor device and a method of manufacturing the same

The invention provides a semiconductor device and a manufacturing method thereof, relating to the field of semiconductor technology. The semiconductor device of the present invention includes a gate structure in which the work function metal layer is included, wherein the intermediate region of the work function metal layer is different from the edge region thickness. The semiconductor device, the work function of the metal layer of the central region and the edge region with different thickness, can play the role of regulating the work function of the gate, to a certain extent, reduce the short channel effects in semiconductor devices. A method of manufacturing a semiconductor device of the present invention includes a step of forming a work function metal layer of a gate, a work function formed thereof, an intermediate region of the metal layer, and a thickness different from the edge region. A method of manufacturing the semiconductor device, the center area and the edge area work function metal layer are arranged in different thickness, adjusting the work function of the gate to reduce the short channel effect of the semiconductor device manufacturing.

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法。
技术介绍
在半导体制造过程中，随着半导体集成电路集成密度越来越高，半导体器件也越来越小，半导体器件沟道也会相应的变短，而源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降，形成短沟道效应（ShortChannelEffect，简称SCE）。短沟道效应是半导体器件的沟道长度缩小时常见的现象，它会造成阈值电压漂移、源漏穿通，在较高漏压下还会造成漏极感应势垒降低等特性，严重时甚至会造成半导体器件的性能失效。随着半导体器件制造技术的工艺节点的不断减小，如何防止或减小短沟道效应，已经成为半导体业界普通关心的问题。现有技术中存在一种用于减小短沟道效应的技术方案，其通过以与半导体衬底成一定倾角向半导体衬底中注入一定剂量的功函数调节离子的方式，来减小短沟道效应。然而，该方法在进行离子注入时，注入的离子剂量以及选择的倾角往往很难控制，所实现的减小短沟道效应的技术效果往往并不理想。因此，为了较小短沟道效应，需要提出一种新的半导体器件及其制造方法。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件及其制造方法，以减小短沟道效应。本专利技术实施例提供一种半导体器件，包括栅极结构，所述栅极结构中包括功函数金属层，其中，所述功函数金属层的中间区域与边缘区域的厚度不同。进一步的，所述功函数金属层的中间区域形成有凹槽。进一步的，所述功函数金属层的中间区域形成有凸起。其中，所述功函数金属层的材料为氮化钛。其中，所述半导体器件还包括位于所述功函数金属层下方的高k介电层和位于所述功函数金属层上方的金属栅极。本专利技术实施例还提供一种半导体器件的制造方法，所述方法包括形成栅极的功函数金属层的步骤，其中，所述功函数金属层的中间区域与边缘区域的厚度不同。其中，所述功函数金属层的中间区域形成有凹槽。其中，所述功函数金属层的中间区域形成有凸起。进一步的，本专利技术实施例的半导体器件的制造方法包括如下步骤：步骤S101：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；步骤S102：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜和栅极介电薄膜进行刻蚀，形成包括伪栅极、功函数金属层和栅极介电层的栅极结构；步骤S103：在所述栅极结构的两侧形成侧壁，并在所述半导体衬底上形成源极和漏极；步骤S104：在所述半导体衬底上形成层间介电层；步骤S105：在所述功函数金属层的中间区域形成凹槽并暴露出所述功函数金属层。在一种方案中，所述步骤S105包括：步骤S10511：去除所述栅极硬掩膜，在所述伪栅极的上方、所述侧壁的内侧分别形成反向侧壁；步骤S10512：以所述反向侧壁为掩膜，刻蚀去除所述伪栅极未被所述反向侧壁覆盖的部分，并刻蚀掉一定厚度的所述功函数金属层未被所述反向侧壁覆盖的部分，以在所述功函数金属层的中间区域形成凹槽；步骤S10513：去除所述反向侧壁和所述伪栅极。在另一种方案中，所述步骤S105包括：步骤S10521：去除所述栅极硬掩膜和所述伪栅极，在所述功函数金属层的上方、所述侧壁的内侧分别形成反向侧壁；步骤S10522：以所述反向侧壁为掩膜对所述功函数金属层进行刻蚀，以在所述功函数金属层的中间区域形成凹槽；步骤S10523：去除所述反向侧壁。进一步的，本专利技术实施例的半导体器件的制造方法还可以包括如下步骤：步骤S201：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；步骤S202：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜进行刻蚀，去除所述多晶硅薄膜未被所述栅极硬掩膜覆盖的部分以形成伪栅极，并去除一定厚度的所述功函数金属薄膜未被所述栅极硬掩膜覆盖的部分；步骤S203：在所述功函数金属薄膜的上方、所述栅极硬掩膜的两侧形成第一侧壁；步骤S204：以所述第一侧壁和所述栅极硬掩膜为掩膜对所述功函数金属薄膜和栅极介电薄膜进行刻蚀，去除所述功函数金属薄膜和栅极介电薄膜未被所述第一侧壁和栅极硬掩膜覆盖的部分，形成功函数金属层和栅极介电层；步骤S205：在所述半导体衬底上、所述第一侧壁的外侧形成第二侧壁，并在所述半导体衬底上形成源极和漏极；步骤S206：在所述半导体衬底上形成层间介电层；步骤S207：去除所述栅极硬掩膜、伪栅极和第一侧壁。优选的，在所述步骤S205中所形成的第二侧壁高于所述伪栅极。其中，所述栅极介电薄膜为高k介电材料薄膜。其中，所述功函数金属薄膜的材料为氮化钛。其中，所述功函数金属薄膜的厚度为其中，形成所述功函数金属薄膜的方法为ALD、PVD或CVD。其中，所述硬掩膜层的材料为氮氧化合物、无定形碳、氮化硼中的一种或者其中两种以上的组合。其中，所述硬掩膜层的厚度大于其中，所述在所述半导体衬底上形成层间介电层的步骤包括：在所述半导体衬底上沉积氧化物薄膜；对所述氧化物薄膜进行CMP以形成层间介电层。进一步的，所述方法还包括：在所述功函数金属层的上方形成金属栅极的步骤。本专利技术实施例的半导体器件，通过将栅极的功函数金属层在沟道中心区域和边缘区域设置为不同厚度，比如将功函数金属层设置为中间带有凹槽或凸起的形状，可以起到调节栅极的功函数的作用，在一定程度上减小了半导体器件的短沟道效应。本专利技术实施例的半导体器件的制造方法，通过将栅极的功函数金属层在沟道中心区域和边缘区域设置为不同厚度，比如将功函数金属层设置为中间带有凹槽或凸起的形状，调节了栅极的功函数，减小了制造的半导体器件的短沟道效应。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-图1G为本专利技术实施例一的半导体器件的制造方法各步骤形成的图形的示意性剖面图；其中，图1G为本专利技术实施例二的半导体器件的结构示意图；图2A-图2G为本专利技术实施例三的半导体器件的制造方法各步骤形成的图形的示意性剖面图；其中，图2G为本专利技术实施例四的半导体器件的结构示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤：步骤S101：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；步骤S102：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜和栅极介电薄膜进行刻蚀，形成包括伪栅极、功函数金属层和栅极介电层的栅极结构；步骤S103：在所述栅极结构的两侧形成侧壁，并在所述半导体衬底上形成源极和漏极；步骤S104：在所述半导体衬底上形成层间介电层；步骤S105：在所述功函数金属层的中间区域形成凹槽并暴露出所述功函数金属层，使所述功函数金属层的中间区域与边缘区域的厚度不同。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤：步骤S101：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；步骤S102：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜和栅极介电薄膜进行刻蚀，形成包括伪栅极、功函数金属层和栅极介电层的栅极结构；步骤S103：在所述栅极结构的两侧形成侧壁，并在所述半导体衬底上形成源极和漏极；步骤S104：在所述半导体衬底上形成层间介电层；步骤S105：在所述功函数金属层的中间区域形成凹槽并暴露出所述功函数金属层，使所述功函数金属层的中间区域与边缘区域的厚度不同。2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：步骤S10511：去除所述栅极硬掩膜，在所述伪栅极的上方、所述侧壁的内侧分别形成反向侧壁；步骤S10512：以所述反向侧壁为掩膜，刻蚀去除所述伪栅极未被所述反向侧壁覆盖的部分，并刻蚀掉一定厚度的所述功函数金属层未被所述反向侧壁覆盖的部分，以在所述功函数金属层的中间区域形成凹槽；步骤S10513：去除所述反向侧壁和所述伪栅极。3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：步骤S10521：去除所述栅极硬掩膜和所述伪栅极，在所述功函数金属层的上方、所述侧壁的内侧分别形成反向侧壁；步骤S10522：以所述反向侧壁为掩膜对所述功函数金属层进行刻蚀，以在所述功函数金属层的中间区域形成凹槽；步骤S10523：去除所述反向侧壁。4.一种半导体器件的制造方法，其特征在于，所述方法包括：步骤S201：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；步骤S202：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜进行刻蚀，去除所述多晶硅薄膜未被所述栅极硬...

【专利技术属性】
技术研发人员：鲍宇，平延磊，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海,31