三维集成电路封装制造技术

本发明专利技术公开一种三维集成电路封装，其包含一封装基板，此具有一表面。此封装基板的表面上设有彼此电性连接的至少一集成电路芯片与至少一瞬时电压抑制芯片，其中集成电路芯片可以或无法抑制一瞬时电压。集成电路芯片与瞬时电压抑制芯片彼此独立，且互相堆栈于封装基板上。或者，集成电路芯片与瞬时电压抑制芯片一起通过一中介层设于封装基板上。

Three dimensional integrated circuit package

The invention discloses a three-dimensional integrated circuit package, which comprises an encapsulation substrate. The surface of the package substrate is provided with at least one integrated circuit chip and at least one instantaneous voltage suppression chip electrically connected with each other, wherein the integrated circuit chip can or cannot suppress an instantaneous voltage. The integrated circuit chip and the instantaneous voltage suppression chip are independent of each other and stack on each other. Alternatively, the integrated circuit chip is connected with the instantaneous voltage suppression chip via an intermediary layer on the package substrate.

【技术实现步骤摘要】
三维集成电路封装
本专利技术是关于一种封装技术，且特别关于一种系统级静电放电保护的三维集成电路封装。
技术介绍
由于集成电路（integratedcircuit，IC）的组件已微缩化至纳米尺寸，很容易受到静电放电（ElectrostaticDischarge，ESD）的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对ESD冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过IEC61000-4-2标准（IEC61000-4-2标准是国际电工委员会所颁布的一个基础性标准,适合于各种电气与电子设备作电磁兼容性的测试）的ESD测试需求。对于电子产品的ESD问题，使用瞬时电压抑制器（Transientvoltagesuppressor，TVS）是较为有效的解决方法，让ESD能量快速透过TVS予以释放，避免电子产品受到ESD的冲击而造成伤害。TVS的工作原理如图1所示，在印刷电路板（Printedcircuitboard，PCB）上，瞬时电压抑制器10并联欲保护装置12，当ESD情况发生时，瞬时电压抑制器10系瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量透过瞬时电压抑制器10得以释放。图2为先前技术的二维的具有TVS的系统封装(System-in-Package，SiP)。此系统封装包含一功能性芯片14与一瞬时电压抑制（TVS）芯片16，其是安装于一晶粒焊盘(diepaddle)18。功能性芯片14与TVS芯片16由焊线连接管脚(lead)20。在此二维封装中，L1与L2是焊线的寄生电感。假使L1小于L2，则经过TVS芯片16的静电放电电流的阻抗(ωL)将大于功能性芯片14的阻抗。在系统级ESD应力下，功能性芯片14在TVS芯片16导通前，会先受到ESD电流的伤害。所以，ESD保护设计在功能性芯片14中仍然是必须的。此外，TVS整合于IC芯片中是传统技术。当TVS的崩溃电压或输入寄生电容需要被改变时，同时需要改变IC的复杂制作流程，进而改变工艺成本，且可能降低功能性芯片的性能。因此，本专利技术系在针对上述的困扰，提出一种三维集成电路封装，以解决现有技术存在的问题。
技术实现思路
本专利技术的主要目的，在于提供一种三维集成电路封装，其是经由导电栓安装一集成电路（IC）芯片与一瞬时电压抑制（TVS）芯片在一封装基板上，以避免形成焊线电感而降低TVS芯片的保护能力，其中此IC芯片可以或无法抑制一瞬时电压。此外，IC芯片与TVS芯片可以使用不同制作技术，使TVS芯片的电特性容易调整，并节省制作成本。为达上述目的，本专利技术提供一种三维集成电路封装，其包含具有一表面的一封装基板，此表面上设有彼此电性连接的至少一集成电路芯片与至少一瞬时电压抑制芯片，其中此集成电路芯片可以或无法抑制一瞬时电压，且集成电路芯片与瞬时电压抑制芯片互相独立。其中，所述三维集成电路封装更包含：多个导电栓，其设于所述瞬时电压抑制芯片中；多个第一导电凸块，其穿设于所述表面的导电区域上，且每一所述第一导电凸块分别位于一所述导电栓下方，所述瞬时电压抑制芯片经由所述多个第一导电凸块与所述多个导电栓电性连接所述导电区域；以及多个第二导电凸块，每一所述第二导电凸块分别位于一所述导电栓上方，且所述集成电路芯片经由所述多个第一导电凸块、所述多个第二导电凸块与所述多个导电栓电性连接所述导电区域与所述瞬时电压抑制芯片。其中，所述多个第一导电凸块与所述多个第二导电凸块的材质为铅或锡，所述多个导电栓的材质为铜。其中，一所述导电栓连接一高电压端，另一所述导电栓连接一低电压端，其余多个所述导电栓通过所述第一导电凸块与所述第二导电凸块连接所述表面及所述集成电路芯片的输入输出管脚(I/Opins)。其中，所述瞬时电压抑制芯片更包含：一P型半导体基板，所述多个导电栓设于所述P型半导体基板中；一P型井区，其设于所述P型半导体基板中，且一第一P型重掺杂区与一第一N型重掺杂区设于所述P型井区中；以及一N型井区，其设于所述P型半导体基板中，且一第二P型重掺杂区与一第二N型重掺杂区设于所述N型井区中，又所述P型井区与所述N型井区彼此独立。其中，所述三维集成电路封装更包含：多个导电栓，其穿设于所述集成电路芯片中；多个第一导电凸块，其设于所述表面的导电区域上，且每一所述第一导电凸块分别位于每一所述导电栓下方，所述集成电路芯片经由所述多个第一导电凸块与所述多个导电栓电性连接所述导电区域；以及多个第二导电凸块，每一所述第二导电凸块分别为于一所述导电栓上方，且所述瞬时电压抑制芯片经由所述多个第一导电凸块、所述多个第二导电凸块与所述多个导电栓电性连接导电区域与所述集成电路芯片。其中，所述多个第一导电凸块与所述多个第二导电凸块的材质为铅或锡，所述多个导电栓的材质为铜。其中，一所述导电栓连接一高电压端，另一所述导电栓连接一低电压端，其余多个所述导电栓通过所述第一导电凸块与所述第二导电凸块连接所述表面及所述瞬时电压抑制芯片的输入输出管脚(I/Opins)。其中，所述三维集成电路封装更包含：多个第一导电凸块与多个第二导电凸块，其设于所述表面的导电区域，且所述多个第一导电凸块彼此相邻，所述多个第二导电凸块彼此相邻；一中介层(interposer)，其具有多个第一导电栓与多个第二导电栓，且每一所述第一导电栓分别设于一所述第一导电凸块上，每一所述第二导电栓分别设于一所述第二导电凸块上；多个第三导电凸块，每一所述第三导电凸块分别位于一所述第一导电栓上，且所述瞬时电压抑制芯片位于所述多个第三导电凸块上；以及多个第四导电凸块，每一所述第四导电凸块分别位于一所述第二导电栓上，且所述集成电路芯片位于所述多个第四导电凸块上，且所述集成电路芯片经由所述导电区域、所述多个第一导电栓、所述多个第二导电栓、所述多个第一导电凸块、所述多个第二导电凸块、所述多个第三导电凸块与所述多个第四导电凸块电性连接所述瞬时电压抑制芯片。其中，所述多个第一导电凸块、所述多个第二导电凸块、所述多个第三导电凸块与所述多个第四导电凸块的材质为铅或锡，所述多个第一导电栓与所述多个第二导电栓的材质为铜。其中，一所述第一导电栓连接一高电压端，另一所述第一导电栓连接一低电压端，其余多个所述第一导电栓通过所述第一导电凸块及所述第三导电凸块连接所述瞬时电压抑制芯片及所述表面的输入输出管脚(I/Opins)，且一所述第二导电栓连接一高电压端，另一所述第二导电栓连接一低电压端，其余多个所述第二导电栓通过所述第二导电凸块及所述第四导电凸块连接所述集成电路芯片及所述表面的输入输出管脚(I/Opins)。附图说明图1为先前技术的连接欲保护电路的瞬时电压抑制器的电路示意图；图2为先前技术的具有瞬时电压抑制器的二维系统封装示意图；图3为本专利技术的第一实施例的三维集成电路封装的结构示意图；图4为本专利技术的第一实施例的三维集成电路封装电性连接高电压端、低电压端与输入输出管脚的示意图；图5为本专利技术的第一实施例的三维集成电路封装的瞬时电压抑制芯片的本文档来自技高网...

【技术保护点】
一种三维集成电路封装，其特征在于，包含：一封装基板，其具有一表面，且至少一集成电路芯片与至少一瞬时电压抑制芯片设于所述表面上，且彼此电性连接，所述集成电路芯片与所述瞬时电压抑制芯片互相独立；多个导电栓，其穿设于所述瞬时电压抑制芯片中；多个第一导电凸块，其设于所述表面的导电区域上，且每一所述第一导电凸块分别位于一所述导电栓下方，所述瞬时电压抑制芯片经由所述多个第一导电凸块与所述多个导电栓电性连接所述导电区域；以及多个第二导电凸块，每一所述第二导电凸块分别位于一所述导电栓上方，且所述集成电路芯片经由所述多个第一导电凸块、所述多个第二导电凸块与所述多个导电栓电性连接所述导电区域与所述瞬时电压抑制芯片；所述瞬时电压抑制芯片更包含：一P型半导体基板，所述多个导电栓设于所述P型半导体基板中；一P型井区，其设于所述P型半导体基板中，且一第一P型重掺杂区与一第一N型重掺杂区设于所述P型井区中；以及一N型井区，其设于所述P型半导体基板中，且一第二P型重掺杂区与一第二N型重掺杂区设于所述N型井区中，又所述P型井区与所述N型井区彼此独立。

【技术特征摘要】
2013.12.12 US 14/104,2511.一种三维集成电路封装，其特征在于，包含：一封装基板，其具有一表面，且至少一集成电路芯片与至少一瞬时电压抑制芯片设于所述表面上，且彼此电性连接，所述集成电路芯片与所述瞬时电压抑制芯片互相独立；多个导电栓，其穿设于所述瞬时电压抑制芯片中；多个第一导电凸块，其设于所述表面的导电区域上，且每一所述第一导电凸块分别位于一所述导电栓下方，所述瞬时电压抑制芯片经由所述多个第一导电凸块与所述多个导电栓电性连接所述导电区域；以及多个第二导电凸块，每一所述第二导电凸块分别位于一所述导电栓上方，且所述集成电路芯片经由所述多个第一导电凸块、所述多个第二导电凸块与所述多个导电栓电性连接所述导电区域与所述瞬时...

【专利技术属性】
技术研发人员：柯明道，庄哲豪，
申请(专利权)人：晶焱科技股份有限公司，
类型：发明
国别省市：中国台湾,71