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一种多次可程序化互连矩阵及其规划方法技术

技术编号:15398887 阅读:79 留言:0更新日期:2017-05-22 23:15
本发明专利技术提供了一种多次可程序化互连矩阵及其规划方法,该多次可程序化互连矩阵包含形成一个M×N大小阵列的多个半导体非易失性存储器元件。根据一特定互连规划,位于该阵列中的该些非易失性存储器元件被程序化至一高阈值电压状态或被抹除至一低阈值电压状态。施加一栅电压于该阵列中的所有非易失性存储器元件的控制栅极后,就形成了被规划的互连网络,其中该栅电压高于该低阈值电压且低于该高阈值电压。本发明专利技术的互联矩阵可提供一种非常方便和成本效益的方法来规划IC芯片中的电路布线。

A multiple programmable interconnection matrix and its planning method

The present invention provides a programmable interconnect matrix and a method of programming that may include a plurality of semiconductor nonvolatile memory elements that form a M * N size array. According to a particular interconnection plan, the nonvolatile memory elements in the array are programmed to a high threshold voltage state or erased to a low threshold voltage state. All the non-volatile memory element applying a gate voltage to the control gate in the array, is formed by the interconnection network planning, in which the gate voltage is higher than the low threshold voltage and lower than the high threshold voltage. The interconnection matrix of the present invention can provide a very convenient and cost-effective method for planning circuit wiring in an IC chip.

【技术实现步骤摘要】
一种多次可程序化互连矩阵及其规划方法
本专利技术是有关于在集成电路(integratedcircuit,IC)中用以电路布线(circuitrouting)的互连矩阵(interconnectionmatrix),特别地,应用一个半导体非易失性存储器(non-volatilememory,NVM)元件(device)阵列(array)来形成一互连矩阵。当被施加的控制栅(controlgate)电压偏压(bias)低于高阈值电压但高于低阈值电压时,具高阈值电压的已程序化(programmed)NVM元件为“切断(off)”状态,以断接(disconnect)其对应的两个输入端(terminal)及输出端,至于,具低阈值电压的未程序化(un-programmed)NVM元件为“导通(on)”状态,以连接其对应的两个输入端及输出端。
技术介绍
在集成电路的领域里,主动元件(activeelement)如晶体管(transistor)以及被动(passive)元件如电阻(resistor)与电容(capacitor)之间,是以金属线(metalwire)和夹层间(inter-layered)的金属贯孔(via)/接触窗(contact)来相连接。上述金属连接通常是在半导体制造的最后金属化(metallization)工艺中来完成。一旦完成最后硬布线(hardwiring)工艺,在新硅晶(silicon)没有经过重新遮罩(re-masking)和重新工艺(re-processing)的程序,新硅晶上的电路是无法改变的。在制造后,因为缺乏改变布线规划(wiringconfiguration)的弹性,此硬布线方法通常导致光罩改版(maskrevision)和硅晶重制造(re-fabrication)的开发成本增加,且更延长开发时程。在大部分IC芯片(chip),于工艺后,为了修正(trimming)被动元件的电性参数、为改善良率的存储器冗余(memoryredundancy)及芯片识别(chipidentification),局部的布线变更是必需的。对于这类应用,电性熔丝(electricalfuse)和反熔丝(anti-fuse)通常被用在这些用途。一旦被程序化,这些电性熔丝(反熔丝)不能返回其原来状态(originalstate),亦即这些电性熔丝(反熔丝)的程序化状态是不可逆的。因此,这些电性熔丝(反熔丝)为一次性可程序化(One-Time-Programmable,OTP)非易失性存储器元件。另一方面,对于需要大规模可规划布线容量(configurablewiringcapacity)的应用,例如,现场可程序化阵列(FieldProgrammableArray)和多次可规划(MultipleConfigurable)输出/输入(I/Os)(或输出/输入焊垫(pad)),OTP型的电性熔丝(反熔丝)无法提供可行的解决方案。利用大量OTP型的电性熔丝(反熔丝)作为IC芯片中的多次可规划布线容量,将变成不切实际的昂贵。
技术实现思路
本专利技术实施例的主要目的在于提供一种多次可程序化互连矩阵及其规划方法,以解决利用一次性可程序化非易失性存储器元件进行多次可规划布线的成本较高、及现有硬布线方法缺乏布线规划弹性的问题。为了实现上述目的,本专利技术实施例提供一种多次可程序化互连矩阵,该多次可程序化互连矩阵包含:多个非易失性存储器单元,被配置为具有行与列的电路组态,各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区,位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线,位于同一列的非易失性存储器单元的漏极形成一相对应位线,位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线,位于同一行中的所述多个非易失性存储器单元的所述共源极形成一相对应源极线,在每一程序化周期后,所述多个非易失性存储器单元被规划成多个抹除单元和多个被程序化单元;多个第一切换器和多个第二切换器分别设在多条所述位线的第一端和第二端;以及多个第三切换器和多个第四切换器分别设在多条所述源极线的第一端和第二端;其中当将多条所述控制栅线被偏压时,所述多个抹除单元和所述多个被程序化单元的电传导状态取决于所述多个非易失性存储器单元的电传导型。本专利技术实施例还提供一种规划一个多次可程序化互连矩阵的方法,该多次可程序化互连矩阵包含被配置为具有行与列的电路组态的多个非易失性存储器单元、多个第一切换器、多个第二切换器、多个第三切换器和多个第四切换器,各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区,位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线,位于同一列的非易失性存储器单元的漏极形成一相对应位线,位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线,位于同一行中的所述多个非易失性存储器单元的共源极形成一相对应源极线,所述多个第一切换器和所述多个第二切换器分别设在多条所述位线的第一端和第二端,所述多个第三切换器和所述多个第四切换器分别设在多条所述源极线的第一端和第二端,所述方法包含:改变所述多个非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态;在一程序化期间,将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态,通过施加一操作电压至所述多个第一非易失性存储器单元的对应位线或是将所述相对应位线浮接来达成;在所述程序化期间,将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态,通过施加所述操作电压至一相对应源极线、施加一第一高电压至所述多个第二非易失性存储器单元的对应位线和施加一第二高电压至一相对应控制栅线来达成;以及以逐行为基础,重复所述保持步骤和所述程序化步骤,直到处理完所有的非易失性存储器单元为止;其中所述第一高电压和所述第二高电压大于所述操作电压;以及其中所述多个非易失性存储器单元为N型且所述第一阈值电压小于所述第二阈值电压。本专利技术实施例还提供一种规划一个多次可程序化互连矩阵的方法,该多次可程序化互连矩阵包含被配置为具有行与列的电路组态的多个非易失性存储器单元、多个第一切换器、多个第二切换器、多个第三切换器和多个第四切换器,各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区,位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线,位于同一列的非易失性存储器单元的漏极形成一相对应位线,位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线,位于同一行中的所述多个非易失性存储器单元的所述共源极形成一相对应源极线,所述多个第一切换器和所述多个第二切换器分别设在多条所述位线的第一端和第二端,所述多个第三切换器和所述多个第四切换器分别设在多条所述源极线的第一端和第二端,所述方法包含:改变所述多个非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态;在一程序化期间,将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态,通过将所述多个第一非易失性存储器单元的对应位线本文档来自技高网
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一种多次可程序化互连矩阵及其规划方法

【技术保护点】
一种多次可程序化互连矩阵,其特征在于,所述多次可程序化互连矩阵包含:多个非易失性存储器单元,被配置为具有行与列的电路组态,各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区,位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线,位于同一列的非易失性存储器单元的漏极形成一相对应位线,位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线,位于同一行中的所述多个非易失性存储器单元的所述共源极形成一相对应源极线,在每一程序化周期后,所述多个非易失性存储器单元被规划成多个抹除单元和多个被程序化单元;多个第一切换器和多个第二切换器分别设在多条所述位线的第一端和第二端;以及多个第三切换器和多个第四切换器分别设在多条所述源极线的第一端和第二端;其中当将多条所述控制栅线被偏压时,所述多个抹除单元和所述多个被程序化单元的电传导状态取决于所述多个非易失性存储器单元的电传导型。

【技术特征摘要】
2012.11.21 US 13/683,7211.一种多次可程序化互连矩阵,其特征在于,所述多次可程序化互连矩阵包含:多个非易失性存储器单元,被配置为具有行与列的电路组态,各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区,位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线,位于同一列的非易失性存储器单元的漏极形成一相对应位线,位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线,位于同一行中的所述多个非易失性存储器单元的所述共源极形成一相对应源极线,在每一程序化周期后,所述多个非易失性存储器单元被规划成多个抹除单元和多个被程序化单元;多个第一切换器和多个第二切换器分别设在多条所述位线的第一端和第二端;以及多个第三切换器和多个第四切换器分别设在多条所述源极线的第一端和第二端;其中当将多条所述控制栅线被偏压时,所述多个抹除单元和所述多个被程序化单元的电传导状态取决于所述多个非易失性存储器单元的电传导型。2.根据权利要求1所述的多次可程序化互连矩阵,其特征在于,回应一第一控制信号,所述多个第一切换器被规划以连接多条所述位线至多个第一外部汇流排线,其中回应一第二控制信号,所述多个第二切换器被规划以连接多条所述位线至多个第二外部汇流排线,其中回应一第三控制信号,所述多个第三切换器被规划以连接多条所述源极线至多个第三外部汇流排线,以及,其中回应一第四控制信号,所述多个第四切换器被规划以连接多条所述源极线至多个第四外部汇流排线。3.根据权利要求2所述的多次可程序化互连矩阵,其特征在于,所述多个第一切换器、所述多个第二切换器、所述多个第三切换器和所述多个第四切换器为金属氧化物半导体场效应晶体管。4.根据权利要求1所述的多次可程序化互连矩阵,其特征在于,当所述多个非易失性存储器单元是N型且以一第一栅电压偏压各所述控制栅线时,具一第一阈值电压的所述多个抹除单元为导通,而具一第二阈值电压的所述多个被程序化单元为切断,以及其中所述第一栅电压大于所述第一阈值电压且小于所述第二阈值电压。5.根据权利要求4所述的多次可程序化互连矩阵,其特征在于,当一第二栅电压被施加至一被选择源极线的对应控制栅线时,所述被选择源极线与全部位线切断,其中所述第二栅电压低于所述第一阈值电压。6.根据权利要求4所述的多次可程序化互连矩阵,其特征在于,当一被选择源极线及一被选择位线的对应非易失性存储器单元在一被程序化状态时,所述被选择源极线与所述被选择位线之间为断接状态。7.根据权利要求1所述的多次可程序化互连矩阵,其特征在于,当所述多个非易失性存储器单元为P型且全部控制栅线和一井电极被偏压至一操作电压时,所述多个抹除单元为切断状态,而所述多个被程序化单元为导通状态。8.根据权利要求7所述的多次可程序化互连矩阵,其特征在于,当一个大于所述操作电压的栅电压被施加至一被选择源极线对应的控制栅线时,所述被选择源极线与全部位线断接。9.根据权利要求7所述的多次可程序化互连矩阵,其特征在于,当一被选择源极线及一被选择位线对应的非易失性存储器单元在一程序化状态时,所述被选择源极线连接至所述被选择位线。10.一种规划一个多次可程序化互连矩阵的方法,其特征在于,所述多次可程序化互连矩阵包含被配置为具有行与列的电路组态的多个非易失性存储器单元、多个第一切换器、多个第二切换器、多个第三切换器和多个第四切换器,各所述非易失性存储器单元具有一源极、一漏极、一浮动栅、一控制栅和一通道区,位于同一行的非易失性存储器单元的控制栅形成一相对应控制栅线,位于同一列的非易失性存储器单元的漏极形成一相对应位线,位于同一行的所述多个非易失性存储器单元被分为多个单元配对以致于各所述单元配对分享一共源极并连接至两条相邻位线,位于同一行中的所述多个非易失性存储器单元的共源极形成一相对应源极线,所述多个第一切换器和所述多个第二切换器分别设在多条所述位线的第一端和第二端,所述多个第三切换器和所述多个第四切换器分别设在多条所述源极线的第一端和第二端,所述方法包含:改变所述多个非易失性存储器单元的阈值电压至具一第一阈值电压的抹除状态;在一程序化期间,将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态,通过施加一操作电压至所述多个第一非易失性存储器单元的对应位线或是将所述相对应位线浮接来达成;在所述程序化期间,将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态,通过施加所述操作电压至一相对应源极线、施加一第一高电压至所述多个第二非易失性存储器单元的对应位线和施加一第二高电压至一相对应控制栅线来达成;以及以逐行为基础,重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤,直到处理完所有的非易失性存储器单元为止;其中所述第一高电压和所述第二高电压大于所述操作电压;以及其中所述多个非易失性存储器单元为N型且所述第一阈值电压小于所述第二阈值电压。11.根据权利要求10所述的方法,其特征在于,在重复将一行的多个第一非易失性存储器单元保持在具所述第一阈值电压的所述抹除状态的步骤和将所述行的多个第二非易失性存储器单元程序化至具一第二阈值电压的被程序化状态的步骤之后,所述的方法更包含:通过回应一第一控制信号来导通所述多个第一切换器,以连接多条所述位线至多个第一外部汇流排线;通过回应一第二控制信号来导通所述多个第二切换器,以连接多条所述位线至多个第二外部汇流排线;通过回应一第三控制信号来导通所述多个第三切换器,以连接多条所述源极线至多个第三外部汇流排线;以及通过回应一第四控制信号来导通所述多个第四切换器,以连接多条所述源极线至多个第四外部汇流排线。12.根据权利要求10所述的方法,其特征在于,...

【专利技术属性】
技术研发人员:王立中
申请(专利权)人:闪矽公司
类型:发明
国别省市:美国,US

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