用于半导体器件的栅极结构制造技术

本发明专利技术提供了一种半导体制造方法，该方法包括在半导体衬底上形成层间介电(ILD)层。ILD层具有由该ILD层的侧壁限定的开口。在该ILD层的侧壁上形成间隔元件。在邻近该间隔元件的开口中形成栅极结构。在实施例中，该侧壁间隔件还用于减小在开口中形成的栅极结构的尺寸(例如，长度)。本发明专利技术提供了用于半导体器件的栅极结构。

Gate structure for a semiconductor device

The present invention provides a semiconductor manufacturing method comprising forming an interlayer dielectric (ILD) layer on a semiconductor substrate. The ILD layer has an opening defined by a side wall of the ILD layer. A spacer element is formed on the sidewalls of the ILD layer. A gate structure is formed in an opening adjacent to the spacer element. In an embodiment, the sidewall spacer is also used to reduce the size of the gate structure formed in the opening (for example, length). The present invention provides a gate structure for a semiconductor device.

【技术实现步骤摘要】
用于半导体器件的栅极结构
本专利技术涉及半导体制造，具体而言，涉及用于半导体器件的栅极结构及其制造方法。
技术介绍
集成电路(IC)工业已经历了迅速的增长。在IC的发展过程中，功能密度已普遍增加而部件尺寸却减小了。这种按比例减小工艺通常通过增加生产效率和降低相关成本来提供效益。这种按比例减小也增加了加工和制造IC的复杂度，并且，为了实现这些进步，需要对IC制造进行类似的开发。为了不断满足性能要求，一直期望用金属栅电极替换集成电路的一些多晶硅栅电极。实现金属栅极的一种工艺称为“后栅极(gatelast)”或“替换栅极(replacementgate)”方法。在这种工艺中，最初形成伪(例如牺牲)多晶硅栅极，实施与半导体器件相关的各种工艺，并且随后去除伪栅极并用金属栅极替换该伪栅极。随着部件尺寸的减小，还可以期望提供有效栅极长度较短的场效应晶体管(FET)。该较短的栅极长度可以增加晶体管的速度。然而，由于光刻的局限性，可能难以获得为较小尺寸的部件尺寸提供较短的栅极长度。半导体器件的特征和性能能够通过改变所使用的FET的尺寸(例如长度)来改变。例如，可以期望减小器件的有效栅极长度以增加FET的速度、减小FET的电流、和/或改变FET的其他参数。
技术实现思路
一方面，本专利技术提供了一种半导体制造方法，所述方法包括：在半导体衬底上形成层间介电(ILD)层，其中，所述ILD层具有开口，所述开口由所述ILD层的第一侧壁限定；在所述ILD层的所述第一侧壁上形成间隔元件；以及之后，在邻近所述间隔元件的所述开口中形成栅极结构。在所述的方法中，形成所述间隔元件包括沉积介电材料的共形层，并且蚀刻所述介电材料以在所述ILD层的所述第一侧壁上形成所述间隔元件。在所述的方法中，所述蚀刻包括从自所述半导体衬底延伸的鳍片的所述侧壁去除所述介电材料。在所述的方法中，所述介电材料包括氧化硅、氮化硅、和氮氧化硅中的至少一种。所述的方法进一步包括：在形成所述ILD层之前形成伪栅极结构；以及去除所述伪栅极结构以在所述ILD层中形成所述开口。在所述的方法中，形成所述栅极结构包括形成金属栅电极。在所述的方法中，形成所述栅极结构包括形成高-k介电层。在所述的方法中，形成所述栅极结构包括完全填充邻近所述间隔元件的所述开口。在所述的方法中，所述间隔元件形成在浅沟槽隔离结构上。在所述的方法中，形成所述栅极结构包括形成与自所述半导体衬底延伸的鳍片的多个表面形成界面的所述栅极结构。所述的方法进一步包括：形成伪栅极结构，所述伪栅极结构包括伪介电层和伪栅电极；以及去除所述伪栅电极以形成所述开口；以及在形成所述栅极结构之前去除所述伪介电层的一部分，并且其中，形成所述间隔元件包括在所述伪介电层上形成所述间隔元件。另一方面，本专利技术提供了一种半导体器件，包括：衬底；层间介电(ILD)层，所述ILD层设置在所述衬底上；栅极结构，所述栅极结构形成在所述ILD层中的开口中，其中，所述栅极结构在顶部具有第一宽度以及在底部具有第二宽度，所述第一宽度大于所述第二宽度；以及间隔元件，所述间隔元件插入在所述ILD层和所述栅极结构之间。在所述的半导体器件中，所述ILD层包括基本上垂直于所述衬底的顶面的侧壁，并且其中，所述间隔元件邻接所述ILD层侧壁。在所述的半导体器件中，所述栅极结构的所述底部与自所述衬底延伸的鳍片形成界面。在所述的半导体器件中，所述栅极结构的所述底部与所述衬底的沟道区形成界面。在所述的半导体器件中，所述半导体器件是鳍型场效应晶体管器件。又一方面，本专利技术还提供了一种半导体器件，包括：衬底；多个鳍片，所述多个鳍片从所述衬底延伸；介电层，所述介电层邻近所述多个鳍片设置在所述衬底上；间隔元件，所述间隔元件设置在所述介电层的侧壁上，其中，所述侧壁基本上垂直于所述衬底的顶面；以及栅极结构，所述栅极结构设置在所述鳍片的上方并且与所述间隔元件具有界面。所述的半导体器件进一步包括：第二介电层，所述第二介电层设置在所述衬底上且位于所述间隔元件的下方。在所述的半导体器件中，所述第二介电层是栅极电介质。在所述的半导体器件中，所述间隔元件设置在浅沟槽隔离结构上。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各方面。应该强调的是，根据产业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或缩小。图1是示出了制造半导体器件的方法的实施例的流程图。图2至图7示出了根据图1的方法的在各个制造阶段的半导体器件200的实施例的截面图。图2a、图3a、图4a、图5a、图6a、和图7a提供了器件200的x轴或x-切面视图。图2b、图3b、图4b、图5b、图6b、和图7b提供了器件200的y轴或y-切面视图。图5c提供了器件200的示例性透视图。具体实施方式应当了解为了实施本专利技术的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不打算限定。再者，在下面的描述中第一部件在第二部件的上方或在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介入第一和第二部件中的额外的部件，使得第一和第二部件可以不直接接触的实施例。为了简明和清楚，可以任意地以不同的比例绘制各种部件。图1示出了根据本专利技术的一个或多个方面的半导体制造方法100的流程图。方法100可以实施用于减小场效应晶体管(FET)的栅极的有效栅极长度。在实施例中，方法100可以实施用于减小多栅极鳍型晶体管(multi-gatefin-typetransistor)或finFET器件的有效栅极长度。在实施例中，该方法100可以实施用于减小平面晶体管的有效栅极长度。然而，人们可以认识到可以从该方法获益的其他器件类型。图2至图7是根据图1的方法100制造的半导体器件200的实施例的横截面图(图5c是代表性透视图)。应当理解，图2至图7以及器件200都仅仅是代表性的，而不是限制性的。应该进一步理解，方法100包括具有互补金属氧化物半导体(CMOS)技术工艺流程部件的步骤，并因此在本文中仅对其进行简要描述。可以在方法100之前、之后或/或过程中实施额外的步骤。类似地，人们可以认识到可以从本文所述的方法获益的器件的其他部分(例如除了栅极结构之外)。类似地，尽管下文中的示例性器件被示出为改变有效栅极长度，但也可以类似地改变FET的栅极结构或部件的另一方面，如栅极宽度，但其仅作为一个实例。也可以理解，半导体器件200的部分可以通过CMOS技术来制造，并且因此一些工艺在本文中仅做简要地描述。而且，半导体器件200可以包括各种其他器件和部件，诸如另外的晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但为了更好地理解本专利技术的专利技术构思而将其简化。半导体器件200可以包括多个互连的器件。方法100开始于框102，在框102中，提供衬底。该衬底可以是硅衬底。可选地，该衬底可以包含另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或它们的组合。在又一个可选本文档来自技高网...

【技术保护点】
一种半导体制造方法，包括：提供半导体衬底，具有鳍片从所述半导体衬底延伸；在所述鳍片上形成伪栅极结构，所述伪栅极结构包括伪介电层和伪栅电极；在所述半导体衬底上，邻接所述伪栅极结构形成层间介电(ILD)层，去除所述伪栅极结构以在层间介电层中所述鳍片上形成开口，所述开口由所述层间介电层的第一侧壁限定；在所述层间介电层的所述第一侧壁上形成间隔元件；以及之后，在邻近所述间隔元件的所述开口中形成栅极结构，其中，所述栅极结构的高度与所述间隔元件的高度一致，其中，在形成所述栅极结构之前去除所述伪介电层的一部分，并且其中，形成所述间隔元件包括在所述伪介电层上形成所述间隔元件。

【技术特征摘要】
2011.12.22 US 13/335,4311.一种半导体制造方法，包括：提供半导体衬底，具有鳍片从所述半导体衬底延伸；在所述鳍片上形成伪栅极结构，所述伪栅极结构包括伪介电层和伪栅电极；在所述半导体衬底上，邻接所述伪栅极结构形成层间介电(ILD)层，去除所述伪栅极结构以在层间介电层中所述鳍片上形成开口，所述开口由所述层间介电层的第一侧壁限定；在所述层间介电层的所述第一侧壁上形成间隔元件；以及之后，在邻近所述间隔元件的所述开口中形成栅极结构，其中，所述栅极结构的高度与所述间隔元件的高度一致，其中，在形成所述栅极结构之前去除所述伪介电层的一部分，并且其中，形成所述间隔元件包括在所述伪介电层上形成所述间隔元件。2.根据权利要求1所述的方法，其中，形成所述间隔元件包括沉积介电材料的共形层，并且蚀刻所述介电材料以在所述层间介电层的所述第一侧壁上形成所述间隔元件。3.根据权利要求2所述的方法，其中，所述蚀刻包括从自所述半导体衬底延伸的鳍片的所述侧壁去除所述介电材料。4.根据权利要求2所述的方法，其中，所述介电材料包括氧化硅、氮化硅、和氮氧化硅中的至少一种。5.根据权利要求1所述的方法，其中，形成所述栅极结构包括形成金属栅电极。6.根据权利要求5所述的方法，其中，形成所述栅极结构包括形成高-k介电层。7.根据权利要求1所述的方法，其中，形成所述栅极结构包括完全填充邻近所述间隔元件的所述开口。8.根据权利要求1所述的方法，其中，所述间隔元件形成在浅沟槽隔离结构上。9.根据权利要求1所述的方法，其中，形成所述栅极结构包括形成与自所述半导体衬底延伸的鳍片的多个表面形成界面的所述栅极结构。10.一种半导体器件，包括：衬底，具有鳍片元件从所述衬底延伸；伪栅极结构，形成在所述鳍片上，所述伪栅极结构包括伪介电层和伪...

【专利技术属性】
技术研发人员：巫凯雄，简珮珊，李泳达，杨建勋，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71