包括半导体二极管的晶体管单元阵列制造技术

包括半导体二极管的晶体管单元阵列。半导体装置的一个实施例包括密集沟槽晶体管单元阵列。密集沟槽晶体管单元阵列包括在半导体本体中的多个晶体管单元。多个晶体管单元中的每个的晶体管台面区域的宽度w

A transistor cell array including a semiconductor diode

A transistor cell array including a semiconductor diode. An embodiment of a semiconductor device includes an array of densely grooved transistor cells. The dense trench transistor cell array includes a plurality of transistor units in the semiconductor body. The width of each transistor mesa area in a plurality of transistor units w

【技术实现步骤摘要】
包括半导体二极管的晶体管单元阵列
本申请涉及一种包括半导体二极管的晶体管单元阵列。
技术介绍
通过减小面比导通电阻Ron×A来驱动新一代场效应晶体管（FET）的发展。因为考虑到可靠性要求，定义明确的击穿特性和高雪崩强度也是所需的，所以需要晶体管单元布局关于击穿特性的优化。作为示例，在密集沟槽晶体管中，窄台面区域导致在沟槽底面周围区域中的电击穿。当关于面比导通电阻和定义明确的雪崩击穿特性来优化密集沟槽晶体管时，必须满足多个装置布局参数之间的折中。存在对具有在面比导通电阻和雪崩强度之间改进的折中的半导体装置的需要。
技术实现思路
根据实施例，一种半导体装置包括密集沟槽晶体管单元阵列。密集沟槽晶体管单元阵列包括在半导体本体中的多个晶体管单元。多个晶体管中的每个的晶体管台面区域的宽度W3和多个晶体管单元中的每个的第一沟槽的宽度W1满足下面的关系：w3<1.5×w1。半导体装置进一步包括半导体二极管。半导体二极管中的至少一个被布置在多个晶体管单元的第一和第二部分之间并且包括邻接第二沟槽的相对壁的二极管台面区域。第一沟槽的深度d1和第二沟槽的深度d2相差至少20%。根据半导体装置的另一实施例，该半导体装置包括密集沟槽晶体管单元阵列。密集沟槽晶体管单元阵列包括在半导体本体中的多个晶体管单元。多个晶体管单元中的每个的晶体管台面区域的宽度w3和多个晶体管单元中的每个的第一沟槽的宽度w1满足下面的关系：w3<1.5×w1。半导体装置进一步包括半导体二极管。半导体二极管中的至少一个被布置在多个晶体管单元的第一和第二部分之间并且包括邻接第二沟槽的相对壁的二极管台面区域。晶体管台面区域的宽度w3和二极管台面区域的宽度w2相差至少20%。根据半导体装置的又一实施例，半导体装置包括密集沟槽晶体管单元阵列。密集沟槽晶体管单元阵列包括在半导体本体中的多个晶体管单元。多个晶体管单元中的每个的晶体管台面区域的宽度w3和多个晶体管单元中的每个的第一沟槽的宽度w1满足下面的关系：w3<1.5×w1。半导体装置进一步包括半导体二极管。半导体二极管中的至少一个被布置在多个晶体管单元的第一和第二部分之间并且包括邻接第二沟槽的相对壁的二极管台面区域。第一沟槽包括n1个电极，其中n1≥1，并且第二沟槽中的每个包括n2个电极，其中n2≤n1-1。本领域技术人员在阅读下面详细的描述时，并且在浏览附图时将认识到另外的特征和优点。附图说明附图被包括用以提供对本专利技术的进一步的理解并且被并入和构成该说明书的一部分。这些图示出本专利技术的实施例并且与描述一起用来解释本专利技术的原理。将容易领会本专利技术的其它实施例和本专利技术的多个预期的优点，因为参考以下详细描述它们将变得更好理解。这些图的元件不一定相对于彼此按比例。相似的参考数字表示相应的相似部分。各种所示实施例的特征可以被组合，除非它们互相排斥。实施例在图中被描绘并且在接下来的描述中被详述。图1示出包括密集沟槽晶体管单元阵列和邻接沟槽的相对壁的半导体二极管的半导体装置的一个实施例的示意截面图，所述沟槽具有小于在密集沟槽晶体管单元阵列中的栅极沟槽的深度d1的深度d2。图2示出与图1相似的半导体装置的一个实施例的示意截面图，该半导体装置进一步包括比二极管台面区域的宽度w2更小的晶体管台面区域的宽度w3。图3示出与图1相似的半导体装置的一个实施例的示意截面图，该半导体装置进一步包括在密集晶体管单元阵列的栅极沟槽中的场电极，其不存在于邻接半导体二极管的沟槽中。图4示出与图1相似的半导体装置的一个实施例的示意截面图，该半导体装置进一步包括在半导体二极管中的掩埋掺杂区。图5示出与图1相似的半导体装置的一个实施例的示意截面图，该半导体装置进一步包括在邻近的两个半导体二极管之间布置的n个密集沟槽晶体管单元。图6示出包括密集沟槽晶体管单元阵列和邻接沟槽的相对壁的半导体二极管的半导体装置的一个实施例的示意截面图，所述沟槽具有大于晶体管台面区域的宽度w2的二极管台面区域的宽度w3。图7A示出沿着在图1和4中示出的线AA’和BB’的净掺杂轮廓的示例的示意图。图7B示出在图4中示出的半导体二极管D的pn结处的掩埋掺杂区域的掺杂剂轮廓的示例性图。图8示出与图6相似的半导体装置的一个实施例的示意截面图，该半导体装置进一步包括在密集晶体管单元阵列的栅极沟槽中的场电极，其不存在于邻接半导体二极管的沟槽中。具体实施方式在下面的详细描述中，参考附图，这些附图构成了详细描述的一部分，在这些图中借助图示示出了可以实施本专利技术的特定实施例。在这方面，方向性的术语，例如“顶部”、“底部”、“前”、“后”、“前面”、“后面”、“上方”、“上面”、“下面”等等，是参考所描述的图的方向来使用的。由于本专利技术的实施例的部件可被定位在许多不同的方向上，因此方向性的术语仅用于说明的目的，并且决不是限制性的。应当理解也可以利用其它实施例，并且可以在不脱离本专利技术的范围的情况下做出结构或逻辑改变。例如，作为一个实施例的一部分说明或者描述的特征可以在其它实施例上或者结合其它实施例使用以产生又一实施例。本专利技术旨在包括这种修改和变型。使用不应被解释为限制所附权利要求的范围的特定语言来描述示例。各图没有按比例并且仅用于说明目的。为了清楚，如果不被另外说明，在不同图中相同的元件或者制作过程已经由相同的参考标记指明。如在本说明书中使用的术语“横向的”和“水平的”旨在描述与半导体衬底或半导体本体的第一表面平行的方向。这可以是例如晶片或者管芯的表面。如在本说明书中使用的术语“垂直的”旨在描述被布置成与半导体衬底或者半导体本体的第一表面垂直的方向。如在本说明书中使用的，术语“耦合”和/或“电耦合”不意味着表示元件必须被直接地耦合在一起的意思—中间元件可以被提供在“耦合的”或“电耦合的”元件之间。作为示例，没有中间元件、部分或者全部中间元件可以是可控的以提供在“耦合的”或“电耦合的”元件之间的低欧姆连接，和在其它时间提供在“耦合的”或“电耦合的”元件之间的非低欧姆连接。术语“电连接的”旨在描述电连接在一起的元件之间的低欧姆电连接，例如通过金属和/或高度掺杂的半导体的连接。在本说明书中，n掺杂的可以指的是第一导电类型而p掺杂的指的是第二导电类型。不言而喻的是半导体装置可以用相反的掺杂关系来形成以便第一导电类型可以是p掺杂的并且第二导电类型可以是n掺杂的。此外，一些图通过在掺杂类型旁边标明“-”或“+”来说明相对掺杂浓度。例如，“n-”表示小于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更大的掺杂浓度。然而，除非另外说明，标明相对掺杂浓度不表示相同的相对掺杂浓度的掺杂区域具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。这同样适用于例如“n+”掺杂的和“p+”掺杂的区域。图1示出半导体装置1010的一个实施例的示意截面图，该半导体装置包括密集沟槽晶体管单元阵列和邻接沟槽108的相对壁105，106的半导体二极管D，所述沟槽具有小于在密集沟槽晶体管单元阵列中的栅极沟槽110的深度d1的深度d2。术语沟槽的深度被定义为在沟槽底部的顶点到邻接沟槽的台面区域的顶面之间的距离。台面区域的顶面是在此处台面区域的半导体材料被覆盖有电介质的界面。本文档来自技高网...

【技术保护点】
一种半导体装置，包括：密集沟槽晶体管单元阵列，其包括在半导体本体中的多个晶体管单元，其中所述晶体管单元中的每个包括第一沟槽，其中所述多个晶体管单元中的每个的晶体管台面区域的宽度w

【技术特征摘要】
2012.12.17 US 13/7167841.一种半导体装置，包括：密集沟槽晶体管单元阵列，其包括在半导体本体中的多个晶体管单元，其中所述晶体管单元中的每个包括第一沟槽，其中所述多个晶体管单元中的每个的晶体管台面区域的宽度w3和所述多个晶体管单元中的每个的所述第一沟槽的宽度w1满足下面的关系：w3<1.5×w1；半导体二极管，其中半导体二极管中的至少一个被布置在所述多个晶体管单元的第一和第二部分之间并且包括二极管台面区域；以及多个第二沟槽；其中所述半导体二极管中的至少一个的二极管台面区域邻接一对第二沟槽的相对壁；并且其中所述第一沟槽的深度d1比所述第二沟槽的深度d2大至少20%。2.权利要求1的半导体装置，其中所述晶体管台面区域的宽度w3和所述二极管台面区域的宽度w2相差至少20%。3.权利要求1的半导体装置，其中所述第一沟槽包括n1个电极，其中n1≥1，并且所述第二沟槽中的每个包括n2个电极，其中n2≤n1-1。4.权利要求1的半导体装置，进一步包括：与第二导电类型互补的第一导电类型的半导体区域，其中所述半导体区域邻接所述多个晶体管单元的本体区域和对应于所述至少一个半导体二极管的阳极区域和阴极区域中的一个的第二导电类型的二极管区域；并且进一步包括补偿掺杂剂，与在所述多个晶体管单元的区域中的半导体区域的对应深度范围中的净掺杂相比，所述补偿掺杂剂降低在所述至少一个半导体二极管的区域中的所述半导体区域的深度范围中的净掺杂。5.权利要求4的半导体装置，其中与在所述多个晶体管单元的区域中的半导体区域的对应深度范围中的净掺杂相比，所述补偿掺杂剂在50%到95%之间的范围中降低在所述半导体二极管的所述区域中的所述半导体区域的深度范围中的所述净掺杂。6.权利要求1的半导体装置，其中在所述密集沟槽晶体管单元的本体区域和漏极区域之间的电击穿电压Vbr1和在所述半导体二极管中的至少一个的阳极区域和阴极区域之间的电击穿电压Vbr2满足下面的关系：5V≤Vbr1-Vbr2≤20V。7.权利要求4的半导体装置，进一步包括在所述半导体二极管的区域中的至少一部分所述半导体区域中掩埋的掺杂区，其中所述掺杂区包括大于在所述半导体区域的周围部分中的净掺杂。8.权利要求1的半导体装置，其中在所述半导体二极管的邻近两个之间布置的密集沟槽晶体管单元的数目是在2到20的范围中。9.权利要求1的半导体装置，其中所述晶体管单元和所述半导体二极管的并联连接的电击穿位于沿着所述二极管台面区域的横向方向的中心周围。10.一种半导体装置，包括：密集沟槽晶体管单元阵列，其包括在半导体本体中的多个晶体管单元，其中所述晶体管单元中的每个包括第一沟槽，其中所述多个晶体管单元中的每个的晶体管台面区域的宽度w3和所述多个晶体管单元中的每个的所述第一沟槽的宽度w1满足下面的关系：w3<1.5×w1；半导体二极管，其中所述半导体二极管中的至少一个被布置在所述多个晶体管单元的第一和第二部分之间并且包括二极管台面区域；以及多个第二沟槽；其中所述半导体二极管中的至少一个的二极管台面区域邻接一对第二沟槽的相对壁；并且其中所述晶体管台面区域的宽度w3和所述二极管台面区域的宽度w2相差至少20%。11.权利要求10的半导体装置，其中所述第一沟槽包括n1个电极，其中n1≥1，并且所述第二沟槽中的每个包括n2个电极，其中n2≤n1-1。12.权利要求10的半导体装置，进...

【专利技术属性】
技术研发人员：P内勒，M聪德尔，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国,DE