三维半导体器件及其制造方法技术

提供了一种3‑D半导体器件及其制造方法。该3‑D半导体器件包括：衬底，沿着由第一方向x和第二方向y限定的第一平面延伸，衬底具有形成在其中的管道晶体管；多个字线，沿着垂直于第一方向x和第二方向y的第三方向z以规则的间距间隔开；第一垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第一端；第二垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第二端；位线，连接至第一垂直插塞的顶表面；以及源极线，连接至第二垂直插塞的顶表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。

Three dimensional semiconductor device and manufacturing method thereof

Provides a 3 D semiconductor device and its manufacturing method. The 3 D semiconductor device includes a substrate, a first plane extending along the first direction and the second direction by X Y limited, a substrate having a transistor formed on the one pipe; a plurality of word lines, along a third direction perpendicular to the first direction and the second direction X of Y Z in regular space spaced from the first vertical plug; and through vertically through the word line is connected to the first end of the second transistor pipeline; vertical plug through vertically through a word line connected to the second end of the transistor pipeline; bit line, connecting the top surface to the first vertical plug; and the source line, connected to the top surface of the vertical plug second among them, the first vertical plug and second vertical plugs with different sizes.

【技术实现步骤摘要】
三维半导体器件及其制造方法相关申请的交叉引用本申请主张于2015年11月5日提交的第10-2015-0155278号韩国专利申请的优先权，该韩国专利申请的公开内容以全文引用的方式并入本文。
本公开总体而言涉及一种三维半导体器件，且更具体地，涉及一种包括多个U形串的三维半导体器件及其制造方法。
技术介绍
具有三维(3-D)结构(其中，存储单元3-D地布置)的半导体器件(下文中也称为3-D半导体器件)已被提出用于提高半导体器件的集成度。通常，3-D半导体器件比具有二维结构的半导体器件更有效地利用衬底的有效区域，因此，3-D半导体器件的集成度高于2-D半导体器件的集成度。此外，已经尝试在NAND闪速存储器件中应用3-D结构的规则布置的存储单元。典型地，3-D半导体器件可以包括串，串包括选择晶体管以及在衬底之上以多层结构层叠的多个存储单元。在3-D非易失性存储器件中包括的串可以具有“I”形或“U”形。具有I形串的3-D半导体器件被称作兆兆位单元阵列晶体管(TCAT)或位值可扩展(BICS，bitcostscalable)。具有U形串的3-D半导体器件被称作管形位值可扩展(P-BICS)。在P-BICS中，串可以包括管道晶体管和两个垂直插塞。管道晶体管与衬底平行地形成。一个垂直插塞可以形成在管道晶体管的源极区域中，而另一个垂直插塞可以形成在管道晶体管的漏极区域中。源极线形成在于源极区域中形成的垂直插塞上，位线形成在于漏极区域中形成的垂直插塞上。
技术实现思路
各种实施例提供了3-D半导体器件及其制造方法，该3-D半导体器件具有电特性得到改善的在源极区域和漏极区域中形成的垂直串。根据本公开的一个方面，提供了一种3-D半导体器件，包括：衬底，沿着由第一方向x和第二方向y限定的第一平面延伸，衬底具有形成在其中的管道晶体管；多个字线，沿着垂直于第一方向x和第二方向y的第三方向z以规则的间距间隔开；第一垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第一端；第二垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第二端；位线，连接至第一垂直插塞的顶表面；以及源极线，连接至第二垂直插塞的顶表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。根据本公开的一个方面，提供了一种制造3-D半导体器件的方法，该方法包括：在其中限定有管道区的衬底上交替地层叠多个牺牲层和多个层间绝缘层；形成垂直地穿过牺牲层和层间绝缘层的第一垂直插塞和第二垂直插塞以垂直连接至管道区，第一垂直插塞和第二垂直插塞彼此具有不同的宽度；形成垂直地穿过在第一垂直插塞和第二垂直插塞之间的牺牲层和层间绝缘层的缝隙；通过去除暴露于缝隙的内部的牺牲层而在层间绝缘层之间形成凹进；以及在凹进中填充导电材料。附图说明应注意，在附图中，为了清楚地图示，尺寸可以被夸大。此外，将理解的是，当元件被称为“在”两个元件“之间”时，其可以为所述两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。同样的附图标记始终表示同样的元件。图1是图示根据本公开的实施例的包括半导体器件和控制器的半导体系统的示图。图2是图示根据本公开的实施例的半导体器件的示例的示图。图3是图示根据本公开的实施例的3-D半导体器件的透视图。图4是图示根据本公开的实施例的两个垂直插塞的3-D半导体器件的局部视图。图5是根据本公开的实施例的图4的垂直插塞的剖视图。图6至图9是图示根据本公开的各个实施例的垂直插塞与管道晶体管的各种布置的布局图。图10A至图10M是图示根据本公开的实施例的制造方法的各个阶段的3-D半导体器件的剖视图。图11是图示根据本公开的实施例的包括半导体器件的固态驱动器的框图。图12是图示根据本公开的实施例的包括半导体器件的存储系统的框图。图13是图示根据本公开的实施例的包括半导体器件的计算系统的示意性配置的示图。具体实施方式在下文中，将参考附图详细描述本公开的示例性实施例。然而，应注意的是，本公开不限于所描述的实施例，而可以实施为不同的形式。提供所描述的实施例以向相关领域技术人员说明本专利技术。参照图1，根据本公开的实施例的半导体系统1000可以包括半导体器件1100和控制半导体器件1100的控制器1200。半导体器件1100可以是非易失性存储器件。半导体器件1100可以包括例如双数据速率同步动态随机存取存储器(DDRSDRAM)、低功耗双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)和闪速存储器。下文中，作为示例描述包括3-DNAND闪速存储器的半导体器件1100。控制器1200可以控制半导体器件1100的整体操作。控制器1200可以响应于从主机(未示出)接收到的命令将用于控制半导体器件1100的命令CMD和地址ADD传输至半导体器件1100。控制器1200可以将数据DATA传输至半导体器件1100，和/或从半导体器件1100接收数据DATA。例如，主机可以通过使用诸如外围部件互联-高速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS)协议的接口协议来与半导体系统1000通信。参照图2，根据本专利技术的实施例的半导体器件1100可以包括储存数据的存储单元阵列1101、执行存储单元阵列1101的例如诸如编程操作、读取操作和/或擦除操作的操作的外围电路1201以及控制外围电路1201的控制电路1301。存储单元阵列1101可以包括多个存储块，每个存储块可以包括多个存储单元。存储块可以彼此相同地配置。每个存储块可以包括配置成3-D结构的多个存储单元。外围电路1201可以包括电压发生电路21、行解码器22、页缓冲器23、列解码器24和输入/输出电路25。电压发生电路21可以产生一个或更多个操作电压。电压发生电路21可以产生具有各种电平的多个操作电压。一个或更多个操作电压可以由电压发生电路21响应于从控制电路1301接收到的操作信号OP_CMD而产生。操作信号OP_CMD可以包括例如编程操作信号、读取操作信号和/或擦除操作信号。例如，如果编程操作信号被施加至电压发生电路21，则电压发生电路21可以产生与编程操作相关的多个操作电压，诸如编程电压Vpgm和通过电压Vpass。如果施加读取操作信号，则电压发生电路21可以产生与读取操作相关的多个操作电压，例如，诸如读取电压Vread和通过电压Vpass。如果施加擦除操作信号，则电压发生电路21可以产生与擦除操作相关的多个操作电压，例如，诸如擦除电压Verase和通过电压Vpass。行解码器22可以响应于行地址RADD选择包括在存储单元阵列1101中的存储块中的一个，以将操作电压传输至与选中存储块连接的局部线。例如，局部线可以包括字线WL、漏极选择线DSL和源极选择线SSL。页缓冲器23可以经由多个位线BL连接至存储块。在编程操作、读取操作或擦除操作中，页缓冲器23可以响应于页缓冲器控制信号PBSIGNALS向选中储存块传输数据和/或从选中存储块接收数据，以及可以任意地储存数据。列解码器24可以响应于列地址CADD向页缓冲器23传输数据DATA，和/或从页缓冲器23接收数据DATA。输入/本文档来自技高网...

【技术保护点】
一种三维半导体器件，包括：衬底，沿着由第一方向x和第二方向y限定的第一平面延伸，衬底具有形成在其中的管道晶体管；多个字线，沿着第三方向z以规则的间距间隔开，第三方向z垂直于第一方向x和第二方向y；第一垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第一端；第二垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第二端；位线，连接至第一垂直插塞的顶表面；以及源极线，连接至第二垂直插塞的顶表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。

【技术特征摘要】
2015.11.05 KR 10-2015-01552781.一种三维半导体器件，包括：衬底，沿着由第一方向x和第二方向y限定的第一平面延伸，衬底具有形成在其中的管道晶体管；多个字线，沿着第三方向z以规则的间距间隔开，第三方向z垂直于第一方向x和第二方向y；第一垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第一端；第二垂直插塞，通过垂直地穿过字线而连接至管道晶体管的第二端；位线，连接至第一垂直插塞的顶表面；以及源极线，连接至第二垂直插塞的顶表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。2.如权利要求1所述的三维半导体器件，其中，第一垂直插塞和第二垂直插塞中的每个包括垂直沟道层和存储层。3.如权利要求2所述的三维半导体器件，其中，垂直沟道层形成在第一垂直插塞和第二垂直插塞中的每个的中心处，存储层形成为包围沟道层。4.如权利要求3所述的三维半导体器件，其中，存储层包括：隧道绝缘层，包围沟道层；电荷捕获层，包围隧道绝缘层；以及阻挡层，包围电荷捕获层。5.如权利要求1所述的三维半导体器件，其中，第一垂直插塞、管道晶体管和第二垂直插塞构成“U”形串。6.如权利要求1所述的三维半导体器件，其中，字线在第一垂直插塞和第二垂直插塞之间彼此间隔开。7.如权利要求6所述的三维半导体器件，还包括：漏极选择线，形成在位线和沿着第一垂直插塞形成的字线之间。8.如权利要求6所述的三维半导体器件，还包括：漏极选择线，形成在位线和沿着第二垂直插塞形成的字线之间。9.如权利要求1所述的三维半导体器件，其中，如果第一垂直插塞具有比第二垂直插塞弱的编程干扰或者慢的编程操作速度或擦除操作速度，则第一垂直插塞的宽度形成为比第二垂直插塞的宽度窄，以及其中，如果第二垂直插塞具有比第一垂直插塞弱的编程干扰或者慢的编程操作速度或擦除操作速度，则第二垂直插塞的宽度形成为比第一垂直插塞的宽度窄。...

【专利技术属性】
技术研发人员：李映勋，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR