字线驱动器、半导体存储设备及使用它们的测试方法技术

一种半导体存储设备可以将多个字线预充电至第一和/或第二低电压。半导体存储设备可以将奇字线和偶字线预充电至不同电平，并且加速从存储单元朝着字线出现的通过GIDL以掩蔽容易受到GIDL影响的存储单元。

Word line driver, semiconductor memory device, and test method using the same

A semiconductor memory device may pre charge a plurality of word lines to first and / or second low voltage. The semiconductor memory device can charge the odd word line and even word line to different levels, and accelerate the storage unit which is affected by the GIDL by the GIDL from the storage unit toward the word line.

【技术实现步骤摘要】
字线驱动器、半导体存储设备及使用它们的测试方法相关申请的交叉引用本申请要求2015年11月6日向韩国知识产权局提交的申请号为10-2015-0155926的韩国专利申请的优先权，其全部内容通过引用的方式合并于本申请。
本专利技术的各个实施例总的来说涉及半导体技术并且更具体地说涉及用于半导体器件的字线驱动器。
技术介绍
例如动态随机存取存储器(DRAM)的半导体存储器件包括用于储存数据的多个存储单元。每一存储单元具有金属氧化物半导体(MOS)晶体管和电容器并且耦接到字线和位线。随着集成度增加，MOS晶体管变得更难以安全稳定运行。此外，因为由于改进制造方法而引起的栅线宽变得更小，在存储单元中使用的晶体管的尺寸也变得更小。因此，晶体管的阈值电压、电流驱动能力以及操作速度以及存储单元自身的信息存储时间裕度接近它们的安全操作极限。具体地说，由于在靠近栅电极的漏极区和源极之间的区域中出现的栅致漏极泄漏(GIDL)，现在时常难以保护存储单元的信息存储时间。这是因为，随着晶体管的尺寸降低，GIDL快速地增加。由于容易受到GIDL影响的存储单元降低半导体存储设备的可靠性，存储单元需要在制造工艺的最初阶段处被掩蔽，以确保半导体存储设备的质量。因此，在晶片上制造存储器芯片过程中，对于能够有效地掩蔽用于易受GIDL影响的存储单元的存储器芯片的方法的需求增加。
技术实现思路
本专利技术的各个实施例涉及能够掩蔽容易受到GIDL影响的存储单元的字线驱动器、以及半导体存储设备和使用它们的测试方法。在本专利技术的实施例中，字线驱动器可以包括：预充电电压产生器，配置为提供作为预充电电压的第一和/或第二低电压；以及副字线驱动器，配置为将字线预充电到预充电电压。字线的预充电电压与邻近于该字线的相邻字线的预充电电压不同。在本专利技术的实施例中，半导体存储设备可以包括：存储单元阵列，包括交替布置的奇字线和偶字线；以及字线驱动器，配置为将奇字线预充电到第一和/或第二低电压，并且将偶字线预充电到第一和第二低电压中的一个。在本专利技术的实施例中，半导体存储设备的测试方法可以包括：将第一数据储存在耦接到奇字线的存储单元中，并且将第二数据储存在耦接到偶字线的存储单元中；以及将奇字线预充电到第一低电压，并且将偶字线预充电到与第一低电压不同的第二低电压。附图说明图1是示出了根据本专利技术的实施例的半导体存储设备的框图。图2是示出了GIDL的框图。图3和图4是示出了根据本专利技术的实施例的存储单元阵列的结构的示意图。图5是示出了根据本专利技术的实施例的字线驱动器的框图。图6是示出了根据本专利技术的实施例的预充电电压产生器的框图。图7是示出了根据本专利技术的实施例的半导体存储设备的测试方法的流程图。具体实施方式在下文中，以下将参考附图描述用于掩蔽栅致漏极泄漏(GIDL)的字线驱动器、半导体存储设备以及使用它们的测试方法。参考图1，提供根据本专利技术的实施例的半导体存储设备1。半导体存储设备1可以包括多个存储单元阵列11和12、读出放大器阵列13以及多个字线驱动器110至140。多个存储单元阵列11和12可以包括在一个存储体内。存储单元阵列11可以包括布置在其中的多个字线WL0至WL3和多个位线BL0至BL2。多个字线WL0至WL3可以包括奇字线和偶字线。位线BL0至BL2可以与多个字线垂直地布置。位线BL0至BL2可以包括奇位线和偶位线。在多个字线WL0至WL3和多个位线BL0至BL2之间的相应的交点可以耦接到存储单元MC。存储单元阵列12可以与存储单元阵列11同样的方式配置。读出放大器阵列13可以共同耦接到两个相邻存储单元阵列11和12的位线。半导体存储设备1可以具有开口位线架构，其中，相邻存储单元阵列11和12的位线通过读出放大器阵列13耦接。字线驱动器110和120可以选择多个字线WL0至WL3中的一个或更多个。字线驱动器110和120可以基于字线选择信号选择期望的字线。字线选择信号可以从解码行地址信号的行解码器(未示出)生成。半导体存储设备1可以包括用于选择多个位线BL0至BL2中的一个或更多个的列解码器(未示出)。如图1所示，字线驱动器110和120可以被划分并且布置在存储单元阵列11的两侧。布置在存储单元阵列11的左侧中的字线驱动器110可以访问字线WL0至WL3的第一部件，布置在存储单元阵列11的右侧中的字线驱动器120可以访问字线WL0至WL3的第二部件。然而，需要注意的是，字线驱动器110和120的位置或者构造可以不同。例如，字线驱动器可以不被划分并且可以仅仅布置在存储单元阵列的左侧或者右侧中。字线驱动器110和120可以启用多个字线WL0至WL3中的一个或更多个或者对多个字线WL0至WL3中的一个或更多个预充电。字线驱动器110和120可将多个字线WL0至WL3中的一个或更多个启用至高电压电平。高电压可以包括从半导体存储设备1的供电电压所生成的泵电压。字线驱动器110和120可以对多个字线WL0至WL3中的一个或更多个预充电至第一和/或第二低电压VBBW0和VBBW1。字线驱动器110和120可以响应于电压控制信号而对多个字线WL0至WL3中的一个或更多个预充电至第一和/或第二低电压VBBW0和VBBW1。第一和第二低电压VBBW0和VBBW1可以不同。第二低电压VBBW1可以比第一低电压VBBW0更低。在第一工作模式中，字线驱动器110和120可以将多个字线WL0至WL3中的一个或更多个预充电至第一低电压VBBW0。在第二工作模式中，字线驱动器110和120可以将多个字线WL0至WL3中的一个或更多个预充电至第一和/或第二低电压VBBW0和VBBW1。例如，字线驱动器110和120可以将以偶数顺序布置的偶字线WL0和WL2预充电至第一低电压VBBW0，并且将以奇数顺序布置的奇字线WL1和WL3预充电至第二低电压VBBW1。第二工作模式可以对应于用于掩蔽受GIDL影响的存储单元的测试工作模式。第一工作模式可以对应于正常模式。第一工作模式可以包括除了测试工作模式之外的所有工作模式。在正常工作模式中，可以执行例如读取、写入、擦除和/或刷新操作的半导体存储设备1的一般操作。半导体存储设备1可以根据工作模式将字线预充电至不同电压。在第二工作模式中，半导体存储设备1可以将相邻字线预充电至不同电压。因此，能够容易地区分容易受到GIDL影响的存储单元。存储单元阵列11还可以包括上伪字线UDWL和下伪字线DDWL。上伪字线UDWL可以布置在存储单元阵列11的顶部，下伪字线DDWL可以布置在存储单元阵列11的底部。在第一工作模式中，字线驱动器110和120可以将上伪字线UDWL和下伪字线DDWL预充电至第一低电压VBBW0。在第二工作模式中，字线驱动器110和120可以将上伪字线UDWL和下伪字线DDWL预充电至第一和/或第二低电压VBBW0和VBBW1。例如，字线驱动器110和120在将上伪字线UDWL预充电至第一低电压VBBW0时可以将下伪字线DDWL预充电至第二低电压VBBW1。或者也作为示例，字线驱动器110和120在将上伪字线UDWL预充电至第二低电压VBBW1时可以将下伪字线DDWL预充电至第一低电压VBBW0。在实施例中，字线驱动器110和120可以将上伪字线UD本文档来自技高网...

【技术保护点】
一种字线驱动器，包括：预充电电压产生器，适于提供第一低电压和/或第二低电压作为预充电电压；以及副字线驱动器，适于将字线预充电至预充电电压，其中，字线的预充电电压与接近于该字线的相邻字线的预充电电压不同。

【技术特征摘要】
2015.11.06 KR 10-2015-01559261.一种字线驱动器，包括：预充电电压产生器，适于提供第一低电压和/或第二低电压作为预充电电压；以及副字线驱动器，适于将字线预充电至预充电电压，其中，字线的预充电电压与接近于该字线的相邻字线的预充电电压不同。2.根据权利要求1所述的字线驱动器，其中，第二低电压具有比第一低电压更低的电平。3.根据权利要求1所述的字线驱动器，其中，副字线驱动器包括：字线启用单元，适于响应于主字线选择信号将字线启用至与副字线选择信号对应的电压电平或者将字线预充电至预充电电压的电平；以及预充电单元，适于响应于副字线选择信号将字线预充电至预充电电压的电平。4.根据权利要求3所述的字线驱动器，其中，预充电单元适于响应于副字线选择信号的反转信号将第一字线预充电至预充电电压的电平。5.根据权利要求1所述的字线驱动器，其中，预充电电压产生器响应于电压控制信号将第三低电压和第四低电压中的一个提供为预充电电压，以及第三低电压具有比第一低电压更高的电平，第四低电压具有比第二低电压更低的电平。6.一种半导体存储设备，包括：存储单元阵列，包括交替地布置的奇字线和偶字线；以及字线驱动器，适于将奇字线预充电至第一低电压和/或第二低电压，并且将偶字线预充电至第一低电压和第二低电压中的一个。7.根据权利要求6所述的半导体存储设备，其中，第二低电压具有比第一低电压更低的电平。8.根据权利要求6所述的半导体存储设备，其中，字线驱动器分别将奇字线和偶字线预充电至第三低电压和第四低电压，以及其中，第三低电压具有比第一低电压更高的电平，第四低电压具有比第二低电压更低的电平。9.根据权利要求6所述的半导体存储设备，还包括：副字线驱动器，适于响应于字线选择信号启用和/或停用奇字线和偶字线；以及预充电电压产生器，适于响应于电压选择信号将第一低电压和第二低电压中的一个提供至耦接到偶字线的副字线驱动器，并且将第一低电压和第...

【专利技术属性】
技术研发人员：南相润，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR