The present invention relates to a method for determining the surface mount integrated circuit lead base, which comprises the following steps: XOY plane surface mount integrated circuit package the bottom surface of the body is placed in the XYZ space coordinate system; select the array composed of three lead ends were labeled as D
【技术实现步骤摘要】
表贴集成电路引线基面的确定方法
本专利技术涉及基面的确定方法,具体而言是表贴集成电路引线基面的确定方法。
技术介绍
随着电子元器件向小型化、复合化、轻量化、多功能、高可靠、长寿命的方向变革,相继出现了各种类型的表贴集成电路。引线共面性是表贴集成电路外形尺寸标准的重要组成部分,表贴集成电路引线共面性检测通常的方法是先确定被检表贴集成电路的基面,然后计算该表贴集成电路各引线端点到基面的距离,取其最大值即为引线共面性指标。现有的引线共面性检测系统通常采用电子行业标准JESD22-B108A《coplanaritytestforsurface-mountsemiconductordevices》的表贴集成电路引线基面确定方法,该方法的优点是结果准确,但流程复杂,运算步骤多,计算量大,尤其是需用到平面向量运算。因此,设计出一种步骤简单、计算量小并且无需向量运算的表贴集成电路引线基面的确定方法十分必要。
技术实现思路
本专利技术的目的是提出一种步骤简单、计算量小并且无需向量运算的表贴集成电路引线基面的确定方法。为实现这一目的,本专利技术采用如下技术方案:表贴集成电路引线基面的确定方法,包括如下步骤:1.表贴集成电路引线基面的确定方法,包括如下步骤:S1.建立XYZ空间坐标系:S11.以表贴集成电路的重心G作为原点O,标记为G(0,0,0),建立XYZ空间坐标系,S12.将表贴集成电路封装体的底面置于XYZ空间坐标系的XOY平面上;S2.选取由三个引线端点组成的数组:S21.将表贴集成电路的各引线端点按其Z坐标值从大到小进行排序,分别记为h1、h2、h3、…、hn-1、hn ...
【技术保护点】
表贴集成电路引线基面的确定方法,包括如下步骤:S1.建立XYZ空间坐标系:S11.以表贴集成电路的重心G作为原点O,标记为G(0,0,0),建立XYZ空间坐标系,S12.将表贴集成电路封装体的底面置于XYZ空间坐标系的XOY平面上;S2.选取由三个引线端点组成的数组:S21.将表贴集成电路的各引线端点按其Z坐标值从大到小进行排序,分别记为h
【技术特征摘要】
1.表贴集成电路引线基面的确定方法,包括如下步骤:S1.建立XYZ空间坐标系:S11.以表贴集成电路的重心G作为原点O,标记为G(0,0,0),建立XYZ空间坐标系,S12.将表贴集成电路封装体的底面置于XYZ空间坐标系的XOY平面上;S2.选取由三个引线端点组成的数组:S21.将表贴集成电路的各引线端点按其Z坐标值从大到小进行排序,分别记为h1、h2、h3、…、hn-1、hn,其中,n为表贴集成电路的引线根数,S22.将步骤S21所得的n个数值每三个一组按如下顺序进行排列(h1,h2,h3)、(h1,h2,h4)、…、(h1,h2,hn)、(h2,h3,h4)、(h2,h3,h5)、…、(hn-2,hn-1,hn),S23.从步骤S22的结果中选取第一组数组,S24.将选定数组中的三个引线端点按顺序分别标记为D1、D2和D3;S3.将D1、D2和D3投影到XOY平面,获取对应的三个投影点T1(x1,y1)、T2(x2,y2)和T3(x3,y3),T1、T2、T3与G彼此之间构成四个三角形,分别记为△T1T2T3、△GT2T3、△GT1T3和△GT1T2;S4.计算各三角形面积:S41.计算S△T1T2T3将T1(x1,y1)、T2(x2,y2)和T3(x3,y3)代入第一公式计算S△T1T2T3,S42.计算S△GT2T3将G(0,0)、T2(x2,y2)和T3(x3,y3)代入第一公式,计算S△GT2T3,S43.计算S△GT1T3将G(0,0)、T1(x1,y1)和T3(x3,y3)代入第一公式,计算S△GT1T3,S44.计算S△GT1T2...
【专利技术属性】
技术研发人员:杨城,王伯淳,谭晨,伍玮,张吉,刘俊峰,马清桃,张勇,潘凌宇,
申请(专利权)人:湖北航天技术研究院计量测试技术研究所,
类型:发明
国别省市:湖北,42
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