移位寄存器电路、相位差计算方法及时间数字转换器技术

本发明专利技术公开移位寄存器电路、相位差计算方法及时间数字转换器。时间数字转换器包括：移位寄存器电路用于接收第一时钟信号，并根据所述第一时钟信号，以预定的工作速度，在若干个移位寄存器的移位状态中循环转换。采样同步电路用于使用参考信号和第二时钟信号采样所述移位寄存器的移位状态，获取对应的采样结果。运算电路用于接收所述采样信号的采样信号接收端、用于输出相位差的第二输出端以及逻辑计算单元，所述逻辑计算单元被配置为：根据所述采样结果、参考信号及第二时钟信号，计算所述第一时钟信号与参考信号之间的相位差。

Shift register circuit, phase difference calculation method and time digital converter

The invention discloses a shift register circuit, a phase difference calculation method and a time digital converter. The time to digital converter comprises a shift register circuit for receiving a first clock signal, and according to the first clock signal at a predetermined speed conversion cycle in a number of shift register shift state. A sampling synchronization circuit is used to sample the shift state of the shift register using the reference signal and the second clock signal to obtain the corresponding sampling results. The arithmetic circuit receives the sampling signal sampling signal receiver, the phase difference of second output for output and logic computing unit, the logic unit is configured to: according to the sampling results, the reference signal Ji Di two clock signal, calculating the phase between the first clock signal and the reference signal of the difference.

【技术实现步骤摘要】
移位寄存器电路、相位差计算方法及时间数字转换器
本专利技术涉及数字电路
，特别是涉及一种移位寄存器电路、相位差计算方法及时间数字转换器。
技术介绍
时间数字转换器(Time-DigitalConverter，TDC)主要应用于全数字锁相环(AllDigitalPhase-LockedLoop，ADPLL)中。其功能是测量反馈时钟和参考信号之间的相位差，并转换为数字信号输出。全数字锁相环主要分为窄带和宽带两类。传统的时间数字转换器中，如图1所示，通常采用N个延迟单元级联组成延迟链来对信号进行测量。N个延迟单元一旦完成电路设计就不可改变，时间数字转换器的分辨率Tdel是固定的。因此，为了覆盖完整的反馈时钟周期Tfb，组成延迟链的延迟单元个数N必须满足下式：如果反馈时钟的频率范围较大(例如宽带的全数字锁相环)，那么N必须根据最低输出频率来决定，Tfb的最大值相对较大。而为了保证分辨率，Tdel的最小值也比较小，因此需要的延时单元数量很多，造成功耗和面积的浪费。为实现时间数字转换器的分辨率的可调整，减少需要使用的延迟单元数量，专利技术专利“可调节分辨率的TDC及基于该TDC的ADPLL”(公开号：104539288A)提供了一种可调节分辨率的TDC，使得TDC能覆盖的频率范围扩大。在实现本专利技术过程中，专利技术人发现相关技术存在以下问题：专利技术专利104539288A提供的技术方案中使用了可变延迟单元。一方面，可变延迟单元的设计复杂，而且在使用多组可变延时单元的情况下，功耗和电路面积也非常大。另一方面，由于延迟单元的延迟时间受集成电路工艺，温度和电压的影响很大，增加了设计难度，多个延迟单元之间还存在延迟不匹配的问题，导致时间数字转换出现非线性，降低系统的可靠性。
技术实现思路
本专利技术实施例主要解决的技术问题是提供一种移位寄存器电路、相位差计算方法及时间数字转换器系统，能够解决现有技术中使用延时单元或者可变延时单元系统可靠性不佳、电路面积和功耗较大的问题。为解决上述技术问题，本专利技术实施例提供一种时间数字转换器。其包括：移位寄存器电路，包括移位寄存器，其中，所述移位寄存器被配置为：用于接收第一时钟信号，并根据所述第一时钟信号，以预定的工作速度，在若干个移位寄存器的移位状态中循环转换，所述移位状态由所述移位寄存器的最低位至最高位的输出组成；采样同步电路，包括：用于接收参考信号的待检测信号接收端、用于接收第二时钟信号的分频信号接收端、采样单元以及用于输出采样结果的第一输出端，所述第二时钟信号为第一时钟信号分频后获得的时钟信号，其中，所述采样单元被配置为：使用所述参考信号和第二时钟信号采样所述移位寄存器的移位状态，获取对应的采样结果；以及运算电路，包括：用于接收所述采样信号的采样信号接收端、用于输出相位差的第二输出端以及逻辑计算单元，所述逻辑计算单元被配置为：根据所述采样结果、参考信号及第二时钟信号，计算所述第一时钟信号与参考信号之间的相位差。可选地，移位寄存器电路还包括一个非门；所述移位寄存器为N位移位寄存器，包括最低位至最高位的N位输出端以及N位输入端，所述最高位输出端通过一个非门耦合至所述最低位输出端；所述N位移位寄存器被配置为：根据所述第一时钟信号，以所述预定工作速度，依次移动所述N位输出端的输出，以使所述N位移位寄存器在若干个移位状态中循环转换；所述移位状态包括N位输出端的输出为全零的初始状态。可选地，所述寄存器单元还包括多输入单输出逻辑单元；所述逻辑单元与所述N位移位寄存器的至少一位输出端以及所述最低位输入端耦合；所述逻辑单元被配置为：根据与所述逻辑子单元耦合的一位或者多位输出端的输出，反馈对应的信号至所述最低位输入端，以令所述N位移位寄存器从异常状态转换为初始状态；所述异常状态为非依次移动所述N位输出端的输出形成的移位状态。可选地，所述时间数字转换器还包括：由设置在所述N位移位寄存器的第N-1位输入端和第N位输出端之间的缓冲器组成的分频器；所述分频器被配置为：将所述第一时钟信号分频以获得第二时钟信号；所述第一时钟信号和第二时钟信号的分频比为2N。可选地，所述N位移位寄存器为4位移位寄存器；所述逻辑单元的逻辑功能满足如下逻辑式：S＝(A′B)′·C′其中，S为所述逻辑单元的输出；A、B、C为逻辑单元的输入，分别与所述4位移位寄存器的第二位、第三位输出端以及非门的输出耦合。可选地，所述采样同步电路包括：时钟信号采样单元，所述时钟信号采样单元被配置为：获取第一编码值以及第二编码值，并且输出第一和第二编码值之差；所述第一编码值为第二时钟信号采样的移位状态对应的编码值，所述第二编码值为参考信号采样的移位状态的对应的编码值；时钟信号取样单元，所述时钟信号取样单元对所述参考信号进行取样，并输出用以表示参考信号状态的第三编码值。可选地，所述时钟信号采样单元还包括：编码校正子单元；所述编码校正子单元被配置为：基于查找表的方法，将所述第二时钟信号和参考信号采样的错误的移位状态校正为具有对应编码值的移位状态；所述错误的移位状态为不具有对应编码值的移位状态。可选地，所述采样同步电路还包括：校正信号采样单元；所述校正信号采样单元被配置为：在第二时钟信号的下降沿对所述参考信号进行采样，并输出用以反映参考信号状态的第四编码值。可选地，所述逻辑计算单元包括：粗粒度计算子单元，所述粗粒度计算子单元被配置为：在当前计算周期，每次检测到第二时钟信号的上升沿时，为初始值为0的第一值增加一个所述第一时钟信号与第二时钟信号的分频比；细粒度计算子单元，所述细粒度计算子单元被配置为：在所述参考信号出现上升沿时，获取所述第一编码值和第二编码值的差值；并且，通过如下算式计算在当前计算周期，所述第一时钟信号和参考信号之间的相位差：output＝cnt+pre_delta-delta其中，output表示第一时钟信号和参考信号之间的相位差，cnt表示第一值，pre_delta表示上一计算周期的第一编码值和第二编码值的差；delta表示当前计算周期的第一编码值和第二编码值的差；所述参考信号的相邻两个上升沿之间为一个计算周期。可选地，所述逻辑计算单元包括：粗粒度计算子单元，所述粗粒度计算子单元被配置为：在当前计算周期，每次检测到第二时钟信号的上升沿时，为第一值增加一个所述第一时钟信号与第二时钟信号的分频比；细粒度计算子单元，所述细粒度计算子单元被配置为：在所述参考信号出现上升沿时，获取所述第一编码值和第二编码值的差值；并且，通过如下算式计算在当前计算周期，所述第一时钟信号和参考信号之间的相位差：output＝cnt+pre_delta-delta其中，output表示第一时钟信号和参考信号之间的相位差，cnt表示第一值，pre_delta表示上一计算周期的第一编码值和第二编码值的差；delta表示当前计算周期的第一编码值和第二编码值的差；所述参考信号的相邻两个上升沿之间为一个计算周期；相位差错误校正子单元，所述错误校正单元被配置为：在所述第四编码值为1时，判断所述第一编码值和第二编码值的差是否大于预设的第二值；当所述所述第一编码值和第二编码值的差大于等于第二值时，将第一值减去一个分频比；在所述第四编码值为0时，判断所述第一编码值和第二编码值的差是否大于第三值；当所本文档来自技高网...

【技术保护点】
一种时间数字转换器，其特征在于，包括：移位寄存器电路，包括移位寄存器，其中，所述移位寄存器被配置为：用于接收第一时钟信号，并根据所述第一时钟信号，以预定的工作速度，在若干个移位寄存器的移位状态中循环转换，所述移位状态由所述移位寄存器的最低位至最高位的输出组成；采样同步电路，包括：用于接收参考信号的待检测信号接收端、用于接收第二时钟信号的分频信号接收端、采样单元以及用于输出采样结果的第一输出端，所述第二时钟信号为第一时钟信号分频后获得的时钟信号，其中，所述采样单元被配置为：使用所述参考信号和第二时钟信号采样所述移位寄存器的移位状态，获取对应的采样结果；运算电路，包括：用于接收所述采样信号的采样信号接收端、用于输出相位差的第二输出端以及逻辑计算单元，所述逻辑计算单元被配置为：根据所述采样结果、参考信号及第二时钟信号，计算所述第一时钟信号与参考信号之间的相位差。

【技术特征摘要】
1.一种时间数字转换器，其特征在于，包括：移位寄存器电路，包括移位寄存器，其中，所述移位寄存器被配置为：用于接收第一时钟信号，并根据所述第一时钟信号，以预定的工作速度，在若干个移位寄存器的移位状态中循环转换，所述移位状态由所述移位寄存器的最低位至最高位的输出组成；采样同步电路，包括：用于接收参考信号的待检测信号接收端、用于接收第二时钟信号的分频信号接收端、采样单元以及用于输出采样结果的第一输出端，所述第二时钟信号为第一时钟信号分频后获得的时钟信号，其中，所述采样单元被配置为：使用所述参考信号和第二时钟信号采样所述移位寄存器的移位状态，获取对应的采样结果；运算电路，包括：用于接收所述采样信号的采样信号接收端、用于输出相位差的第二输出端以及逻辑计算单元，所述逻辑计算单元被配置为：根据所述采样结果、参考信号及第二时钟信号，计算所述第一时钟信号与参考信号之间的相位差。2.根据权利要求1所述的时间数字转换器，其特征在于，移位寄存器电路还包括一个非门；所述移位寄存器为N位移位寄存器，包括最低位至最高位的N位输出端以及N位输入端，所述最高位输出端通过一个非门耦合至所述最低位输出端；所述N位移位寄存器被配置为：根据所述第一时钟信号，以所述预定工作速度，依次移动所述N位输出端的输出，以使所述N位移位寄存器在若干个移位状态中循环转换；所述移位状态包括N位输出端的输出为全零的初始状态。3.根据权利要求1所述的时间数字转换器，其特征在于，所述寄存器单元还包括多输入单输出逻辑单元；所述逻辑单元与所述N位移位寄存器的至少一位输出端以及所述最低位输入端耦合；所述逻辑单元被配置为：根据与所述逻辑子单元耦合的一位或者多位输出端的输出，反馈对应的信号至所述最低位输入端，以令所述N位移位寄存器从异常状态转换为初始状态；所述异常状态为非依次移动所述N位输出端的输出形成的移位状态。4.根据权利要求2或3所述的时间数字转换器，其特征在于，其特征在于，还包括：由设置在所述N位移位寄存器的第N-1位输入端和第N位输出端之间的缓冲器组成的分频器；所述分频器被配置为：将所述第一时钟信号分频以获得第二时钟信号；所述第一时钟信号和第二时钟信号的分频比为2N。5.根据权利要求4所述的时间数字转换器，其特征在于，所述N位移位寄存器为4位移位寄存器；所述逻辑单元的逻辑功能满足如下逻辑式：S＝(A′B)′·C′其中，S为所述逻辑单元的输出；A、B、C为逻辑单元的输入，分别与所述4位移位寄存器的第二位、第三位输出端以及非门的输出耦合。6.根据权利要求1所述的时间数字转换器，其特征在于，所述采样同步电路包括：时钟信号采样单元，所述时钟信号采样单元被配置为：获取第一编码值以及第二编码值，并且输出第一和第二编码值之差；所述第一编码值为第二时钟信号采样的移位状态对应的编码值，所述第二编码值为参考信号采样的移位状态的对应的编码值；时钟信号取样单元，所述时钟信号取样单元对所述参考信号进行取样，并输出用以表示参考信号状态的第三编码值。7.根据权利要求6所述的时间数字转换器，其特征在于，所述时钟信号采样单元还包括：编码校正子单元；所述编码校正子单元被配置为：基于查找表的方法，将所述第二时钟信号和参考信号采样的错误的移位状态校正为具有对应编码值的移位状态；所述错误的移位状态为不具有对应编码值的移位状态。8.根据权利要求1所述的时间数字转换器，其特征在于，所述采样同步电路还包括：校正信号采样单元；所述校正信号采样单元被配置为：在第二时钟信号的下降沿对所述参考信号进行采样，并输出用以反映参考信号状态的第四编码值。9.根据权利要求6-8任一所述的时间数字转换器，其特征在于，所述逻辑计算单元包括：粗粒度计算子单元，所述粗粒度计算子单元被配置为：在当前计算周期，每次检测到第二时钟信号的上升沿时，为初始值为0的第一值增加一个所述第一时钟信号与第二时钟信号的分频比；细粒度计算子单元，所述细粒度计算子单元被配置为：在所述参考信号出现上升沿时，获取所述第一编码值和第二编码值的差值；并且，通过如下算式计算在当前计算周期，所述第一时钟信号和参考信号之间的相位差：output＝cnt+pre_delta-delta其中，output表示第一时钟信号和参考信号之间的相位差，cnt表示第一值，pre_delta表示上一计算周期的第一编码值和第二编码值的差；delta表示当前计算周期的第一编码值和第二编码值的差；所述参考信号的相...

【专利技术属性】
技术研发人员：陈文捷，芦文，
申请(专利权)人：建荣半导体深圳有限公司，建荣集成电路科技珠海有限公司，珠海煌荣集成电路科技有限公司，
类型：发明
国别省市：广东,44