基于FPGA实现JESD204B接口的预处理电路制造技术

本实用新型专利技术涉及医疗设备技术领域，尤其涉及一种基于FPGA实现JESD204B接口的预处理电路，包括FPGA芯片、100MHz差分信号晶振、125MHz差分信号晶振、DDR3 SDRAM模组，所述100MHz晶振和125MHz晶振分别与FPGA的时钟管脚连接，所述DDR3 SDRAM模组与FPGA芯片的高速IO接口连接；所述FPGA内部由多通道选择单元、SERDES接口处理单元、多通道同步检测单元、多通道解扰码处理单元、多通道数据重组单元、DDR3 SDRAM控制单元、PCIE接口处理单元组成。本电路能够满足不同容量的采集数据传输的需求，提供有效的数据给后端设备做进一步的数据分析和处理。

【技术实现步骤摘要】
基于FPGA实现JESD204B接口的预处理电路
本技术涉及数据通信
，尤其涉及一种基于FPGA实现JESD204B接口的预处理电路。
技术介绍
JESD204B是一种用于数据转换器和逻辑器件内部高速互连的行业新标准，是一种高速数据采集的接口，目前主要用于ADC和FPGA之间的连接。可支持高达12.5Gb/s的多通道同步和串行数据传输。为了实现JESD204B接口的处理，选择专用芯片不但价格昂贵，而且功能不够灵活，不能满足专门的应用需求。
技术实现思路
本技术的目的在于克服上述技术的不足，而提供一种基于FPGA实现JESD204B接口的预处理电路。本技术为实现上述目的，采用以下技术方案：一种基于FPGA实现JESD204B接口的预处理电路，其特征在于：包括1片FPGA芯片、1个100MHz差分信号晶振、1个125MHz差分信号晶振、1块DDR3SDRAM模组，所述100MHz晶振和125MHz晶振分别与FPGA的时钟管脚连接，所述DDR3SDRAM模组与FPGA芯片的高速IO接口连接；所述FPGA内部由多通道选择单元、SERDES接口处理单元、多通道同步检测单元、多通道解扰码处理单元、多通道数据重组单元、DDR3SDRAM控制单元、PCIE接口处理单元组成，完成JESD204B接口的数据接收和PCIE接口的数据发送。优选地，所述DDR3SDRAM模组采用Micron公司的MT8JTF12864HZ-1G6G1芯片。优选地，所述FPGA芯片采用Xilinx公司的XC7VX485T芯片。本技术的有益效果是:相对于现有技术，无线通信系统的高速ADC器件将多通道JESD204B信号通过外部接口连接到本电路的JESD204B信号输入端，本电路实现对输入为1至8路单路为5G有效信号，最高传输带宽为40G的通道信号的选择和组合，完成不同传输带宽下的采集信号的预处理，并将处理后的数据通过本电路PCIE接口发送出去，经过PCIE接口可以接入上位机等多种后端处理设备。能够满足不同容量的采集数据传输的需求，提供有效的数据给后端设备做进一步的数据分析和处理。附图说明图1为硬件整体连接电路图；图2为FPGA芯片内部功能模块电路图。具体实施方式下面结合附图及较佳实施例详细说明本技术的具体实施方式。在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。参照图1和图2，一种基于FPGA实现JESD204B接口的预处理电路，该预处理电路用于实现1至8路JESD204B通道信号的接收，并完成PCIE接口数据的发送。FPGA芯片内部由多通道选择单元、SERDES接口处理单元、多通道同步检测单元、多通道解扰码处理单元、多通道数据重组单元、DDR3SDRAM控制单元、PCIE接口处理单元组成，完成JESD204B接口的数据接收和PCIE接口的数据发送。多通道选择单元主要完成1至8路JESD204B通道信号的选择，JESD204B接口最多可处理8路并行JESD204B信号，通过SPI接口接收通道选择指令，再将解析后的通道选择使能信号送给多通道同步检测单元和多通道数据重组单元作为判断信号使用。SERDES接口单元连接8路JESD204B通道输入信号，调用FPGA内部的高速SERDESIP核，主要完成各通道串并变换和8B10B数据的解码处理。单通道5G信号由8B10B数据解码变为4G有效数据，再变换成时钟频率为125MHz的32位并行数据。多通道同步检测单元包含8个通道同步检测子单元，分别对各通道进行同步检测。在初始状态，各通道在本通道的码流中搜寻字节同步字符K28.5，当连续搜索到4个同步字符后，进入到代码组字节同步状态。然后在通道码流中搜寻通道同步开始字符K28.0，进入通道同步状态。再继续搜寻通道同步结束字符K28.3，进入数据正常接收状态，开始接收有效采样数据码流，同时提供单通道初始化完成信号。根据各通道同步完成情况，结合通道选择使能信号进行判断，产生系统初始化完成信号，当在一定时间内各通道判断信号全部跳变到有效电平，标志着系统各通道同步化状态完成，否则进入通道空闲状态，系统重新复位，各通道继续在码流中寻找标志字符进行状态判定。在数据正常接收状态下控制多通道存储FIFO进行数据的读写，完成有效通道的数据对齐操作，多通道存储FIFO由8个子单元FIFO组成。由多通道同步检测单元产生FIFO读写使能信号，各通道初始化信号作为写使能信号，系统初始化完成号作为读使能信号，分别控制各路FIFO的数据读写操作，保证FIFO读出数据为系统各通道同步对齐数据。多通道解扰码处理单元包含8个通道解扰码处理子单元，完成各通道信号的32位并行解扰码处理，扰码序列为X15+X14+1。输入为32位并行自同步扰码信号，输出为32位并行解扰信号。多通道数据重组单元完成对8路通道信号的重组。根据通道选择使能信号，将最多8路256位并行信号，最少1路32位并行信号重新按序排列，还原出原始采集信号的数据。多通道重组单元控制码速调整FIFO完成对不同时钟域数据的缓存处理，码速调整FIFO由双端口RAM组成，写时钟为125MHz，读时钟为200MHz，200MHz时钟由100MHz时钟在FPGA内部通过数字锁相环(DPLL)模块倍频产生。多通道数据重组单元产生读写控制指令，实现数据从125MHz时钟域到200MHz时钟域的过渡处理。DDR3SDRAM控制单元完成对外部DDR3SDRAM存储模组的控制，存储模组的存储容量为1GB，主要完成收发数据的缓存处理，以增加PCIE接口的缓存数据的能力。写入数据为多通道数据重组单元的输出信号，读出信号送到PCIE接口处理单元。PCIE接口处理单元主要包括PCIEIP核控制子单元和链式DMA数据处理子单元。PCIEIP核控制子单元完成PCIE数据帧的读写控制，链式DMA数据处理子单元对上位机发出的命令做出及时响应，配置状态寄存器并将采集数据以链式DMA的模式进行PCIE的数据成帧处理。以上所述仅是本技术的优选实施方式，应当指出，对于本
的普通技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。本文档来自技高网...

【技术保护点】
一种基于FPGA实现JESD204B接口的预处理电路，其特征在于：包括1片FPGA芯片、1个100MHz差分信号晶振、1个125MHz差分信号晶振、1块DDR3SDRAM模组，所述100MHz晶振和125MHz晶振分别与FPGA的时钟管脚连接，所述DDR3SDRAM模组与FPGA芯片的高速IO接口连接；所述FPGA内部由多通道选择单元、SERDES接口处理单元、多通道同步检测单元、多通道解扰码处理单元、多通道数据重组单元、DDR3SDRAM控制单元、PCIE接口处理单元组成，完成JESD204B接口的数据接收和PCIE接口的数据发送。

【技术特征摘要】
1.一种基于FPGA实现JESD204B接口的预处理电路，其特征在于：包括1片FPGA芯片、1个100MHz差分信号晶振、1个125MHz差分信号晶振、1块DDR3SDRAM模组，所述100MHz晶振和125MHz晶振分别与FPGA的时钟管脚连接，所述DDR3SDRAM模组与FPGA芯片的高速IO接口连接；所述FPGA内部由多通道选择单元、SERDES接口处理单元、多通道同步检测单元、多通道解扰码处理单元、多通道数据重组单元、DDR3...

【专利技术属性】
技术研发人员：曹鹏飞，陈更力，陆小翠，
申请(专利权)人：天津中德应用技术大学，
类型：新型
国别省市：天津,12