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测量接收器电路的运行时间期间的比特误差率制造技术

技术编号:15344494 阅读:25 留言:0更新日期:2017-05-17 00:45
在一个实施例中,接收器包括:数据路径,该数据路径具有第一裁剪器,第一裁剪器用于接收和采样传入模拟信号并且确定针对传入模拟信号的比特等级,第一裁剪器用于向消费逻辑提供比特判决;分析路径,该分析路径具有第二裁剪器,第二裁剪器用于接收和采样传入模拟信号并且确定针对传入模拟信号的第二比特等级;以及控制器,该控制器被耦合以接收第一裁剪器的输出和第二裁剪器的输出,从而基于第一裁剪器的输出和第二裁剪器的输出来确定针对数据路径的比特误差率。

【技术实现步骤摘要】
【国外来华专利技术】测量接收器电路的运行时间期间的比特误差率
实施例涉及电路中的比特误差率测量。
技术介绍
随着计算设备中的数据速率增长以及功率预算降低,各种设计目标是对立的。例如,在高速互连(用于传送一个或多个系统中的集成电路和其它组件内的数据、以及传送去往和来自一个或多个系统中的集成电路和其它组件的数据)的设计和实现中,电压和时序眼图裕度变得更紧。因此,产生的互连是更敏感的,并且可能由于制造过程中的变化或操作条件(温度梯度、电磁噪声、老化等)中的变化而遭受数据损坏。针对该原因,在设计、开发以及测试期间执行比特误差率(BER)测量,以确保互连是完全可操作的并且最终调谐发送器/接收器设置,以便保证良好的误差性能。然而,在线BER测量(在产品的正常操作期间)通常在目前是不可用的(尤其是在高速互连中),这是由于这类在线技术要求高功率消耗、计算复杂度、或发送器和接收器之间的回送路径,所有这些都妨碍互连的有效操作。附图说明图1是针对包括多核处理器的计算系统的框图的实施例。图2是由将一组组件互连的点到点链路组成的结构的实施例。图3是分层协议栈的实施例。图4是PCIe事务描述符的实施例。图5是PCIe串行点到点结构的实施例。图6是根据实施例的SoC设计的框图。图7A是根据本专利技术的实施例的概率密度函数的图解说明。图7B是根据本专利技术的实施例的BER估计器电路的一部分的框图。图8A是根据本专利技术的实施例的接收器的一部分的框图。图8B是根据本专利技术的另一实施例的接收器的一部分的框图。图9是根据实施例的BER估计器控制器的框图。图10是根据本专利技术的实施例的方法的流程图。图11是根据另一实施例的BER估计电路的一部分的框图。图12是根据本专利技术的实施例的高速接口电路的框图。具体实施方式在以下的描述中,提出了许多具体细节,例如处理器和系统配置的具体类型、具体硬件结构、具体架构和微架构细节、具体注册器配置、具体指令类型、具体系统组件、具体测量/高度、具体处理器流水线阶段和操作等的示例,以便提供对本专利技术的透彻理解。然而,对本领域技术人员将显而易见的是,不需要采用这些具体细节来实现本专利技术。在其它实例中,为了避免不必要地模糊本专利技术,未详细描述熟知的组件或方法,例如具体和替代处理器架构、针对所描述的算法的具体逻辑电路/代码、具体固件代码、具体互连操作、具体逻辑配置、具体制造技术和材料、具体编译器实现方式、用代码对算法的具体表达、具体断电和门控技术/逻辑以及计算机系统的其它具体操作细节。尽管可以参照特定集成电路中(例如,计算平台或微处理器中)的能量节约和能量效率来描述以下实施例,但是其它实施例可适用于其它类型的集成电路和逻辑设备。本文所述的实施例的类似技术和教导可以被应用到其它类型的电路或半导体设备,这些电路或半导体设备还可以受益于更好的能量效率和能量节约。例如,所公开的实施例不限于台式计算机系统或UltrabooksIM(超级本TM)。并且所公开的实施例还可以用于其它设备中,例如手持设备、平板电脑、其它薄笔记本电脑、片上系统(SOC)设备、以及嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数字相机、个人数字助理(PDA)、以及手持PC。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机、或任意其它可以执行下面所教导的功能和操作的系统。此外,本文所述的装置、方法和系统不限于物理计算设备,而是还可以涉及针对能量节约和效率的软件优化。如在下面的描述中将变得很显而易见的,本文所描述的方法、装置和系统的实施例(不论参照硬件、固件、软件,还是参照其组合)对于与性能考虑平衡的‘绿色技术’未来是至关重要的。随着计算系统在发展,其中的组件正变得越来越复杂。因此,用于在组件之间耦合和通信的互连架构的复杂度也在增大,以确保满足针对优化组件操作的带宽要求。此外,不同的细分市场需要互连架构的不同方面以适应市场的需求。例如,服务器要求较高的性能,而移动生态系统有时能够为了节省功率而牺牲总体性能。然而,提供具有最大功率节省的最高可能性能是大多数结构的单一目标。在下面,讨论了若干互连,这些互连将潜在受益于本文所描述的专利技术的各方面。参照图1,描绘了针对包括多核处理器的计算系统的框图的实施例。处理器100包括任意处理器或处理设备,例如微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持处理器、应用处理器、协处理器、片上系统(SOC)、或用于执行代码的其它设备。在一个实施例中,处理器包括至少两个核-核101和102,这些核可以包括不对称核或对称核(所示出的实施例)。然而,处理器100可以包括任意数目的处理元件,这些处理元件可以是对称的或不对称的。在一个实施例中,处理元件指代支持软件线程的硬件或逻辑。硬件处理元件的示例包括:线程单元、线程槽、线程、处理单元、上下文、上下文单元、逻辑处理器、硬件线程、核、和/或任意其它能够拥有处理器的状态(例如,执行状态或架构状态)的元件。换言之,在一个实施例中,处理元件指代任意能够与代码(例如,软件线程、操作系统、应用或其它代码)独立相关联的硬件。物理处理器(或处理器插座)通常指代集成电路,集成电路通常包括任意数目的其它处理元件,例如核或硬件线程。核通常指代位于能够维护独立架构状态的集成电路上的逻辑,其中每个独立维护的架构状态与至少一些专用执行资源相关联。与核相比,硬件线程通常指代位于能够维护独立架构状态的集成电路上的任意逻辑,其中,独立维护的架构状态共享对执行资源的访问。可以看出,当某些资源被共享而其它资源专用于架构状态时,术语硬件线程和核之间的界线重叠。然而通常,核和硬件线程被操作系统视为单独的逻辑处理器,其中操作系统能够单独地调度每个逻辑处理器上的操作。如图1中所示的物理处理器100包括两个核-核101和102。在此,核101和102被视为对称核,即具有相同配置、功能单元和/或逻辑的核。在另一实施例中,核101包括无序处理器核,而核102包括有序处理器核。然而,可以从任意类型的核(例如,本地核、软件管理核、适用于执行本地指令集架构(ISA)的核、适用于执行转换指令集架构(ISA)的核、协同设计的核、或其它已知的核)中分别选择核101和102。在异构核环境(即,不对称核)中,可以利用某些形式的转换(例如,二进制转换)来调度或执行一个核或两个核上的代码。尚待进一步讨论的,下面会进一步详细描述核101中所示的功能单元,核102中的单元在所描绘的实施例中以类似的方式进行操作。如所描绘的,核101包括两个硬件线程101a和101b,这些硬件线程还可以被称为硬件线程槽101a和101b。因此,在一个实施例中,软件实体(例如操作系统)潜在地将处理器100视为四个独立的处理器,即能够同时执行四个软件线程的四个逻辑处理器或处理元件。如上面所暗示的,第一线程与架构状态寄存器101a相关联,第二线程与架构状态寄存器101b相关联,第三线程可以与架构状态寄存器102a相关联,并且第四线程可以与架构状态寄存器102b相关联。在此,每个架构状态寄存器(101a、101b、102a和102b)可以被称为如上所述的处理元件、线程槽、或线程单元。如所示出的,架构状态寄存本文档来自技高网...
测量接收器电路的运行时间期间的比特误差率

【技术保护点】
一种装置,包括:数据路径,所述数据路径包括第一裁剪器,所述第一裁剪器用于接收和采样传入模拟信号并且确定针对所述传入模拟信号的比特等级,所述第一裁剪器用于向消费逻辑提供比特判决;分析路径,所述分析路径包括第二裁剪器,所述第二裁剪器用于接收和采样所述传入模拟信号并且确定针对所述传入模拟信号的第二比特等级;以及控制器,所述控制器被耦合以接收所述第一裁剪器的输出和所述第二裁剪器的输出,从而基于所述第一裁剪器的输出和所述第二裁剪器的输出来确定针对所述数据路径的比特误差率(BER)。

【技术特征摘要】
【国外来华专利技术】2014.10.09 US 14/510,5721.一种装置,包括:数据路径,所述数据路径包括第一裁剪器,所述第一裁剪器用于接收和采样传入模拟信号并且确定针对所述传入模拟信号的比特等级,所述第一裁剪器用于向消费逻辑提供比特判决;分析路径,所述分析路径包括第二裁剪器,所述第二裁剪器用于接收和采样所述传入模拟信号并且确定针对所述传入模拟信号的第二比特等级;以及控制器,所述控制器被耦合以接收所述第一裁剪器的输出和所述第二裁剪器的输出,从而基于所述第一裁剪器的输出和所述第二裁剪器的输出来确定针对所述数据路径的比特误差率(BER)。2.如权利要求1所述的装置,其中,所述控制器将确定所述比特误差率而无需关于所述传入模拟信号的先验信息。3.如权利要求1所述的装置,其中,所述控制器将动态扫描针对所述第二裁剪器的参考电压电平,其中,针对所述第一裁剪器的参考电压电平将是静态的,所述控制器还动态扫描针对所述第二裁剪器的参考相位,其中,针对所述第一裁剪器的参考时钟将是静态的。4.如权利要求1所述的装置,其中,所述控制器包括:第一计数器,所述第一计数器用于针对评估区间维护对所述传入模拟信号的传入比特的数目的第一计数;第二计数器,所述第二计数器用于针对所述评估区间维护对所述传入模拟信号的所述传入比特中的误差数目的第二计数;以及逻辑,所述逻辑用于至少部分基于所述第一计数和所述第二计数来确定所述BER。5.如权利要求1所述的装置,其中,所述控制器包括控制单元,用于执行下述操作:将针对所述第二裁剪器的相位迭代调整为多个相位;以及针对所述多个相位,迭代调整针对所述第二裁剪器的参考电压电平并且根据所述参考电压电平估计所述BER,直到关于所述BER的线性趋势被确定为止,并且在此后,对所述线性趋势进行推断以确定针对相应相位的BER。6.如权利要求1所述的装置,其中,所述控制器将向被耦合到所述装置的发送器传送所述BER,所述发送器用于向所述装置发送所述传入模拟信号。7.如权利要求6所述的装置,其中,在传送所述BER后,所述装置将接收幅度降低的所述传入模拟信号,所述发送器降低所述传入模拟信号的幅度以降低所述发送器的功率消耗。8.如权利要求6所述的装置,其中,所述装置包括要被配置在电路板上的第一集成电路(IC),并且所述发送器包括第二IC,所述第二IC要被配置在所述电路板上并且经由所述电路板的互连被耦合到所述装置。9.如权利要求1所述的装置,其中,所述数据路径还包括:一个或多个增益控制电路,所述一个或多个增益控制电路用于接收和放大所述传入模拟信号;均衡器,所述均衡器被耦合到所述一个或多个增益控制电路,所述均衡器用于均衡经放大的传入模拟信号并且向所述第一裁剪器和所述第二裁剪器提供经均衡和经放大的传入模拟信号。10.如权利要求9所述的装置,还包括控制逻辑,所述控制逻辑用于至少部分基于所述BER来控制所述一个或多个增益控制电路和所述均衡器中的至少一个。11.如权利要求10所述的装置,其中,当所述BER小于阈值等级时,所述控制逻辑将禁用所述均衡器的至少一部分。12.如权利要求1所述的装置,其中,所述分析路径还包括第三裁剪器,所述第三裁剪器用于接收和采样所述传入模拟信号并且确定针对所述传入模拟信号的第三比特等级,所述控制器用于还基于所述第三裁剪器的输出来确定针对所述数据路径的BER。13.一种方法,包括:使得接收器的并行路径的第二裁剪器能够接收传入模拟信号并且在针对所述第二裁剪器的多个参考电压电平处根据所述传入模拟信号生成第二比特流,所述接收器还包括数据路径,所述数据路径具有第一裁剪器,所述第一裁剪器用于接收所述传入模拟信号...

【专利技术属性】
技术研发人员:高登西奥·埃尔南德斯·索萨瓦尔瓦拉·科莱拉
申请(专利权)人:英特尔公司
类型:发明
国别省市:美国,US

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