具有动态VIO移位保护的双比较器电路制造技术

在描述的实例中，双比较器电路(100)包含：提供第一决定输出(112)的主比较器(110)，所述主比较器(110)包含主MOS差分对(111)；以及提供第二决定输出的辅助比较器(120)，所述辅助比较器(120)包含辅助MOS差分对(121)。所述辅助比较器接收差分输入电压(Vin)，且产生耦合至所述主比较器的启用输入的控制信号。当|Vin|<预定电压电平时实施第一操作模式OM，其中所述控制信号启动所述主比较器。当|Vin|≥PVL时实施第二OM，其中通过开关(116)防止所述主差分对产生暂态输入失调电压VIO偏移。逻辑电路(150)具有接收所述第一决定输出及所述第二决定输出的逻辑输入(151、152)，以及在所述第一OM中时使用所述第一决定输出而在所述第二OM中时使用所述第二决定输出提供所述双比较器电路的决定结果的逻辑输出(154)。

【技术实现步骤摘要】
【国外来华专利技术】具有动态VIO移位保护的双比较器电路
本专利技术涉及金属氧化物半导体(MOS)差分对，及包含一或多个MOS差分对的比较器，以及来自所述比较器的电路和装置。
技术介绍
模拟电压比较器(比较器)广泛用于构建包含MOS晶体管的差分对的具有输入级的电子电路中的方块，其被设计成彼此紧密配合。例如，比较器为用于无线及超大规模集成(VLSI)系统、模拟/混合IC、模/数转换器(ADC's)及数/模转换器(DAC's)的基本模/数接口元件。比较器可为将一个输入上的信号电压(VIN)与其另一输入上的参考电压(接地)进行比较的开环装置，其在信号电平中的一个大于另一个时产生为逻辑1或0的数字输出。比较器的外部引脚包含具有非反相输入(+)、反相输入(-)的差分对，且比较器通常还包含输出引脚。在一些应用中，比较器为被配置成施密特触发器的闭环装置，其为具有通过将正反馈应用于比较器的非反相输入来实施的滞后作用的比较器电路。在诸如针对ADC的多种应用的操作期间，比较器经历可包含大输入电压(VIN)电平信号的动态信号。在常规MOS比较器中，MOS晶体管的输入差分对的临限电压(Vt)限制了比较器的输入电压范围。如果差分对包含NMOS晶体管，那么输入电压范围的下限为NMOS晶体管的临限电压(Vt)。如果差分对使用PMOS晶体管，那么输入电压范围的上限为VDD减去PMOS晶体管的Vt。
技术实现思路
在描述的实例中，具有动态VIO移位保护的双比较器电路包含：提供第一决定输出(“outmain”)的第一比较器(“主比较器”)，所述主比较器包含主MOS差分对；以及提供第二决定输出(“outaux”)的包含辅助MOS差分对的第二比较器(“辅助比较器”)。至少所述辅助比较器接收差分输入电压(Vin)且产生耦合至主比较器的启用输入的控制信号(“useaux”)。逻辑电路具有接收outaux及outmain的逻辑输入，以及提供双比较器电路的决定结果的逻辑输出。当|Vin|<预定电压电平(PVL)时实施第一操作模式(OM)，其中useaux启动主比较器，主比较器接收Vin，且主比较器提供双比较器电路的决定结果。当|Vin|≥PVL时实施第二OM，其中通过至少一个开关防止主MOS差分对产生暂态VIO偏移(“受VIO移位保护”)，且辅助比较器提供双比较器电路的决定结果。附图说明图1A为根据实例实施例的包含与逻辑电路一起均接收Vin的主比较器及辅助比较器的提供VIO移位保护的实例双比较器电路的高级描绘，其中辅助比较器电路被配置成感测|Vin|≥PVL且作为回应将useaux信号发送至主比较器使得VIO移位保护主比较器及因此来自VIO移位的双比较器电路。图1B为根据实例实施例的包含针对图1A的逻辑电路的特别实现的图1A的实例双比较器电路的高级描绘。图1C描绘了根据实例实施例的公开的双比较器电路的双模式操作，所述双模式操作包含：当|Vin|小于(<)PVL时使用的第一OM，其中主比较器电路提供双比较器电路的决定输出，且辅助比较器电路不提供双比较器电路的决定输出；以及当|Vin|≥PDL时使用的第二OM，其中辅助比较器电路提供双比较器电路的决定输出，且主比较器电路受VIO移位保护。图2A为包含提供在1:2(“useaux”＝高，开关关闭)至1:3(“useaux”＝低，开关打开)的镜射比率之间实施实例切换的电流比较以提供滞后作用的电流比较方块的实例辅助比较器。图2B展示根据实例实施例的通过进一步包含施密特触发器的具有用于接收输入的反相逻辑及用于产生outaux的另一逻辑的图2A的辅助比较器实现的逻辑。图2C为根据实例实施例的进一步包含图2B的用于产生outaux的逻辑的图2A的辅助比较器的真值表。图3A描绘了对应于第二OM的主比较器中的关闭(切换)机构的操作，其中在所示的主比较器中的PMOS差分对晶体管的源之间打开开关以使得Vsgl＝Vsg2。图3B描绘了根据实例实施例的对应于第一OM的操作，其中关闭开关，以使得Vsg1-Vsg2＝Vin，且主比较器在打开状态下主动地操作为常规比较器，其中主比较器提供双比较器电路的决定结果，辅助比较器不提供双比较器电路的决定结果。图4A为根据实例实施例的包含具有动态VIO移位保护的公开的双比较器电路的模/数转换器(ADC)的框图描绘。图4B为根据实例实施例的包含图4A的ADC的实例微控制器单元(MCU)的框图描绘。具体实施方式对于使用显著差分应用输入电压电平操作的金属氧化物半导体(MOS)差分对，可引起暂态临限电压(Vth)移位效应，尤其针对获得较快切换率通常所需的细线(小几何形状)MOS电路装置。具体地，在对应差分对晶体管之间的PMOS晶体管的MOS晶体管栅极到源极电压及NMOS晶体管的栅极到漏极电压的差可导致一个MOS晶体管相对于另一个的Vt移位(ΔVt)。ΔVt可成为需要匹配差分对的MOS差分对的问题，其为多种模拟电路中的基本构建方块，包含在其输入级中具有至少一个差分对的每一比较器电路。例如，如果比较器的输入级中的差分对暴露于相对较大的应用差分输入信号，诸如≥100mV或数百mV(尤其在相对较长的时间范围(例如，≥10ms)内)，那么所得ΔVt可导致数mV的比较器的输入失调电压(VIO)移位。因此，需要设计一种电路及方法以减少此动态VIO效应的后果。否则，使用细线MOS装置的精密比较器可能为不可能的，而使得包含比较器的电路可能不能够提供所需精密水平。例如，对于12位模/数转换器(ADC)，最低有效位(LSB)可能仅为300μV至400μV，其相较几毫伏的常规比较器的预期动态VIO移位在水平上可能显著更低。辅助比较器可被配置成确定|Vin|是否≥PVL(描述如下)，其是在使得useaux电平为逻辑高或低的逻辑中实现。替代地，辅助比较器可使用其它电路以确定|Vin|是否≥PVL。还可能使用除辅助比较器或主比较器之外的电路来确定|Vin|是否≥PVL，这是因为此功能可由外部电路提供，以使得辅助比较器电路将从外部电路接收|Vin|是否≥PVL的确定。由公开的双比较器电路提供的VIO移位保护至少减少(或消除)主MOS差分对中的对应MOS晶体管之间的高电位节点至栅极电压的差。因此，实例实施例使得主比较器能够经历低动态VIO移位(或漂移)以支持在领域内对于低量值(Vin<PVL)可靠地用作精密比较器，以使得公开的双比较器电路在需要时继续提供精密操作。图1A为根据实例实施例的包含被配置成与逻辑电路150一起接收Vin的主比较器110及辅助比较器120的具有VIO移位保护的实例双比较器电路100的高级描绘。辅助比较器120被配置成感测|Vin|是否≥PVL且将useaux(控制)信号发送给反映此情况的主比较器110。使用可由useaux信号控制的展示为116的至少一个开关，主比较器110的主MOS差分对111受VIO移位保护，因此双比较器电路100免受VIO移位。主比较器110包含主MOS差分对111以及展示为具有反相的“en”的启用输入。主比较器110的输出展示为outmain112。主比较器110展示被配置成限制与关联的主差分输入级相关联的主MOS差分对111中的VIO移位的产生的开关116。图3A及图3B(描述如下本文档来自技高网...

【技术保护点】
一种双比较器电路，其包括：第一比较器(主比较器)，其包含主金属氧化物半导体MOS差分对(主MOS差分对)以及在启用时提供第一决定输出的启用输入及主输出；第二比较器(辅助比较器)，其包含辅助MOS差分对，其中所述辅助比较器经配置以接收差分输入电压(Vin)且在控制输出处产生第二决定输出以及在耦合至所述主比较器的所述启用输入的辅助输出处产生控制信号；其中所述双比较器电路经配置以在所述Vin的量值小于(<)预定电压电平PVL时提供第一OM，其中所述控制信号启动所述主比较器且所述主MOS差分对接收所述Vin，且在所述Vin的所述量值大于或等于(≥)所述PVL时实施第二OM，其中至少一个开关防止所述主差分对产生暂态输入失调电压VIO偏移；以及逻辑电路，其具有接收所述第一决定输出及所述第二决定输出的逻辑输入，以及在所述第一OM中时从所述第一决定输出而在所述第二OM中时从所述第二决定输出提供所述双比较器电路的决定结果的逻辑输出。

【技术特征摘要】
【国外来华专利技术】2014.07.10 US 14/327,9471.一种双比较器电路，其包括：第一比较器(主比较器)，其包含主金属氧化物半导体MOS差分对(主MOS差分对)以及在启用时提供第一决定输出的启用输入及主输出；第二比较器(辅助比较器)，其包含辅助MOS差分对，其中所述辅助比较器经配置以接收差分输入电压(Vin)且在控制输出处产生第二决定输出以及在耦合至所述主比较器的所述启用输入的辅助输出处产生控制信号；其中所述双比较器电路经配置以在所述Vin的量值小于(<)预定电压电平PVL时提供第一OM，其中所述控制信号启动所述主比较器且所述主MOS差分对接收所述Vin，且在所述Vin的所述量值大于或等于(≥)所述PVL时实施第二OM，其中至少一个开关防止所述主差分对产生暂态输入失调电压VIO偏移；以及逻辑电路，其具有接收所述第一决定输出及所述第二决定输出的逻辑输入，以及在所述第一OM中时从所述第一决定输出而在所述第二OM中时从所述第二决定输出提供所述双比较器电路的决定结果的逻辑输出。2.根据权利要求1所述的双比较器电路，其中所述辅助比较器包含经配置以产生指示所述Vin的所述量值是否≥所述PVL的至少一个标记的电路。3.根据权利要求1所述的双比较器电路，其中所述开关位于所述主MOS差分对中的MOS晶体管的高电位节点之间以始终将与所述Vin的连接维持至所述MOS晶体管的栅极，且所述开关经耦合以接收所述控制信号。4.根据权利要求1所述的双比较器电路，其中所述主MOS差分对包含PMOS晶体管。5.根据权利要求1所述的双比较器电路，其进一步包括提供第一电流镜射比率及第二电流镜射比率的切换电流镜射比率电路以用于提供所述双比较器电路的滞后作用。6.根据权利要求2所述的双比较器电路，其中所述至少一个标记包含第一标记及第二标记，且其中所述辅助比较器包含经耦合以接收在所述第一标记及所述第二标记处提供的信号的施密特(Schmitt)触发器。7.根据权利要求1所述的双比较器电路，其中所述PVL大于或等于(≥)|20mv|。8.根据权利要求1所述的双比较器电路，其中所述双比较器电路为模/数转换器ADC的组件，其包含：数/模转换器DAC，其接收参考电压；采样与保持S/H电路；以及逐次逼近寄存器SAR，其将数字信号提供至所述DAC；其中所述Vin由所述S/H电路的输出及所述DAC的输出提供；其中所述逻辑输出耦合至所述SAR的输入；其中所述SAR为所述ADC产生转换结束EOC输出。9.根据权利要求1所述的双比...

【专利技术属性】
技术研发人员：吕迪格·库恩，约翰内斯·格贝尔，伯恩哈德·鲁克，阿西夫·加尧姆，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US