用于选择性沉积的方法与设备技术

提供针对鳍式场效晶体管(FinFET)的利用选择性沉积工艺形成具有多个期望材料的鳍片结构的方法，该期望材料形成在该鳍片结构的不同位置上。在一实施例中，在基板上形成具有期望材料的结构的方法包括在具有三维(3D)结构形成于上的基板上沉积第一材料，同时进行布植工艺来掺杂3D结构的第一区域。移除第一材料，并且在3D结构上沉积第二材料。第二材料可在3D结构的第二区域上选择性地生长。

【技术实现步骤摘要】
【国外来华专利技术】用于选择性沉积的方法与设备背景
本文所述实施例总体上涉及用于在半导体基板上形成三维结构(诸如，鳍式场效晶体管(FinFET))的方法。更具体地，实施例涉及用于通过利用选择性沉积工艺在三维结构的不同位置处用不同材料在半导体基板上形成该结构的方法。
技术介绍
图1A(现有技术)图示鳍式场效晶体管(FinFET)150的示例性实施例，FinFET150置于基板100上。基板100可以是硅基板、锗基板或由其他半导体材料形成的基板。在一个实施例中，基板100可包括p型或n型掺杂剂掺杂于内。基板100包括多个半导体鳍片102形成于上，鳍片102由浅沟槽隔离(STI)结构104隔开。浅沟槽隔离(STI)结构104可由绝缘材料形成，诸如氧化硅材料、氮化硅材料或氮化碳硅材料。基板100可依需求包括NMOS装置区101中的部分和PMOS装置区103中的部分，半导体鳍片102的每一个相继且交替地形成于基板100中的NMOS装置区101和PMOS装置区103。半导体鳍片102形成为在浅沟槽隔离(STI)结构104的顶表面上方突出。随后，通常包括栅电极层置于栅极介电层上的栅极结构106沉积在NMOS装置区101与PMOS装置区103两者上且在半导体鳍片102上面。栅极结构106经图案化而暴露半导体鳍片102的未被栅极结构106覆盖的部分148、168。接着利用布植工艺，可使半导体鳍片102的暴露部分148、168掺杂有掺杂剂，以形成浅掺杂源极与漏极(LDD)区。图1B(现有技术)图示基板100的截面图，基板包括多个半导体鳍片102形成于基板100上并由浅沟槽隔离(STI)结构104隔离。形成于基板100上的多个半导体鳍片102可以是基板100的从基板100向上延伸的部分，并利用浅沟槽隔离(STI)结构104隔离各半导体鳍片102。在另一实施例中，半导体鳍片102为置于基板100上的单独形成的结构，利用此领域已知的适当技术由不同于基板100的材料制成这些半导体鳍片102。在将不同材料的半导体鳍片102形成至不同表面120(包括由顶表面110连接的第一侧壁120a和第二侧壁120b)的实施例中，可进行附加工艺步骤，以改变形成于半导体鳍片102的不同表面120上的半导体鳍片102的材料。图2A至图2C(现有技术)图示用于进行沉积工艺的常规工艺。工艺采用自组装单层(SAM)做为表面调节层，以选择性地调节基板上暴露的不同表面材料的表面性质。例如，如图2A所示，基板202可包括由第一材料(例如氧化硅层)形成的特征204，该特征置于由第二材料(例如硅)形成的基板202上。特征204具有定义于内的开口208，从而暴露基板202的表面206。接着如图2B所示，通过溶液基前体，在基板202上形成自组装单层(SAM)210。通常，自组装单层(SAM)210形成于具有与自组装单层(SAM)210的分子的化学反应能力的表面上。在图2B所示实施例中，用于形成自组装单层(SAM)210的前体经选择以与特征204的表面212(例如氧化硅材料)、而不与基板202的表面206(例如硅材料)产生化学反应。由此，自组装单层(SAM)210可主要形成在基板202的特征204上，从而使基板202的表面206无自组装单层(SAM)210。随后，如图2C所示，进行原子层沉积(ALD)工艺，以选择性地在基板202的指定表面206上形成结构214，ALD是对表面条件高度敏感的工艺。通过利用形成于特征204的自组装单层(SAM)210，可选择性地只在基板202的指定表面206上形成结构214。然而，在基板只含一种类型的材料的情况下，自组装单层(SAM)210可全面形成于这个基板的整个表面，由此导致选择性材料沉积难以达成。因此，需要一种用于适于半导体芯片或其他半导体器件的三维(3D)堆叠的选择性沉积工艺的改进方法。
技术实现思路
在一实施例中，提供一种在基板上形成结构的方法。方法包括进行布植工艺，以掺杂形成在基板上的3D结构的第一区域，同时在该3D结构上沉积第一材料。移除第一材料，及在该3D结构的第二区域上选择性地沉积第二材料。在另一实施例中，提供一种在基板上形成鳍片结构的方法。方法包括进行方向性等离子体工艺，以将处理层形成在基板的布植区上且将未处理层形成在基板的非布植区上。主要在基板的布植区上选择性沉积材料层。在又一实施例中，提供一种在基板上形成鳍片结构的方法。方法包括进行方向性等离子体工艺，以将处理层形成在基板的布植区上且将未处理层形成在基板的非布植区上。主要在基板的非布植区上选择性沉积材料层。附图说明因此，为了可详细理解本公开的上述特征的方式，可参考实施例得出以上简要概括的本公开的更具体的描述，实施例中的一些在附图中示出。然应注意，所附附图仅描绘本公开的典型实施例，故不宜视为限定本公开的范围，因为本公开可允许其他等效实施例。图1A(现有技术)图示基板的示例示意性立体图，基板具有鳍式场效晶体管(FinFET)结构形成于上；图1B(现有技术)图示基板的示例截面图，基板具有部分鳍式场效晶体管(FinFET)结构形成于上；图2A至图2C(现有技术)图示利用自组装单层(SAM)进行选择性沉积工艺的示例工艺流程；图3A图示设备，用以在基板上的结构中布植掺杂剂；图3B图示设备的另一实施例，用以在基板上的结构中布植掺杂剂；图4图示设备的另一实施例，用以在基板上的结构中布植掺杂剂；图5图示设备的另一实施例，用以在基板上的结构中布植掺杂剂；图6图示用于进行原子层沉积(ALD)工艺的设备；图7图示用于在基板上形成具复合材料的鳍片结构的方法的流程图；及图8A至图8F图示根据图7所示工艺，在制造工艺期间，利用期望材料形成鳍片结构的示例顺序。为助于理解，尽可能以相同的附图标记代表各图中共同的相同元件。构想到，一个实施例的元件和特征可有益地并入其他实施例而无需详述。然应注意，所附附图仅描绘本公开的示例性实施例，故不宜视为限定本公开范围，因为本公开可允许其他等效实施例。具体实施方式提供用于在形成于基板上的结构上的不同位置处选择性地沉积不同材料的方法。结构可包括鳍片结构、栅极结构、接触结构或半导体器件中的任何适合结构，特别是鳍式场效晶体管(FinFET)半导体结构的三维(3D)堆叠。在一实施例中，选择性沉积可将不同材料形成在不同表面上，例如结构的不同部分上，其中结构包含单一材料。例如，所述方法可通过利用离子辅助的方向性等离子体处理(PME)，以通过利用进入具有3D结构形成于上的基板的指定区域的以一个或多个选定角度的离子布植来相继或同时处理3D结构的不同区域。离子将调节部分基板或第一沉积材料的表面性质，以能够实现后续选择性沉积工艺。PME处理后，清洗工艺可移除第一沉积材料层，从而暴露3D结构或基板的布植区和非布植区。随后，沉积工艺用于选择性形成第二沉积层至3D结构上。如后所详述，第二沉积层可选择性形成在3D结构的布植区或非布植区上。图3A是适于布植掺杂剂至基板中的处理腔室300的一个实施例的截面图。适用本文教示的适合处理腔室例如包括取自美国加利福尼亚州圣克拉拉的应用材料公司(AppliedMaterials,Inc.)的VARIANTRIDENT系统。应理解取自其他制造商的其他适当配置系统也受惠于所述本文档来自技高网...

【技术保护点】
一种用于在基板上形成结构的方法，所述方法包含下列步骤：进行布植工艺，以掺杂形成在基板上的3D结构的第一区域，同时在所述3D结构上沉积第一材料；移除所述第一材料；及在所述3D结构上沉积第二材料，其中所述第二材料在所述3D结构的第二区域上选择性地生长。

【技术特征摘要】
【国外来华专利技术】2014.07.03 US 62/020,6511.一种用于在基板上形成结构的方法，所述方法包含下列步骤：进行布植工艺，以掺杂形成在基板上的3D结构的第一区域，同时在所述3D结构上沉积第一材料；移除所述第一材料；及在所述3D结构上沉积第二材料，其中所述第二材料在所述3D结构的第二区域上选择性地生长。2.如权利要求1所述的方法，其中所述第一区域和所述第二区域是相同的。3.如权利要求1所述的方法，其中在所述第一区域上进行布植的步骤包含以下步骤：以选定的离子入射角利用离子掺杂所述第一材料。4.如权利要求1所述的方法，其中进行所述布植工艺以掺杂所述第一区域的步骤包含以下步骤：在所述基板上进行方向性等离子体工艺。5.如权利要求4所述的方法，其中所述方向性等离子体工艺进一步包含以下步骤：将多个离子主要掺杂到所述3D结构的第一侧壁和所述3D结构的顶部中，以形成掺杂的第一区域；及在所述基板的处理区和未处理区上不均匀地沉积所述第一材料。6.如权利要求1所述的方法，其中使用原子层沉积、物理气相沉积和化学气相沉积中的至少一个来将所述第二材料沉积在所述结构上。7.如权利要求6所述的方法，其中在所述3D结构上沉积所述第二材料的步骤进一步包含以下步骤：使一或更多种反应气体脉动，以在所述3D结构上选择性地沉积所述第二材料。8.一种在基板上形成鳍片结构的方法，所述方法包含下...

【专利技术属性】
技术研发人员：E·Y·叶，S·D·内马尼，L·戈代，范寅，T·马，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：美国,US