在存储器与主机系统之间交换ECC元数据技术方案

暴露来自存储器设备的内部错误校正位以作为元数据位供外部存储器控制器使用。在第一模式中，存储器设备应用内部错误校正位以用于存储器设备处的内部错误校正。在第二模式中，存储器设备向存储器控制器暴露内部错误校正位以允许存储器控制器使用该数据。

【技术实现步骤摘要】
【国外来华专利技术】在存储器与主机系统之间交换ECC元数据
本专利技术的实施例一般涉及存储器设备，并且更特别地涉及将内部错误校正位暴露为元数据位的存储器。版权通知/许可本专利文档的公开内容的部分可能包含受到版权保护的某些材料。版权所有人对任何人对如其在专利与商标局文件或记录中出现的专利文档或专利公开内容的再现没有异议，但是以其他方式在任何情况保留所有版权权利。版权通知适用于如以下所描述的和在随附于此的附图中的所有数据，以及以下描述的任何软件：Copyright©2014，IntelCorporation，版权所有。
技术介绍
计算设备使用存储器设备来存储数据和代码以供处理器运行其操作。随着存储器设备在大小方面的减小和在密度方面的增加，它们在处理期间经历更多错误，称为良率问题。因此，存储器设备经历越来越多的位故障，甚至在现代处理技术的情况下。为了减轻位故障，现代存储器提供内部错误校正机制，诸如ECC（错误校正码）。存储器设备在内部生成ECC数据，并且在存储器设备处内部使用ECC数据。存储器设备内的内部错误校正可以附加于使用在存储器设备与存储器控制器之间的数据交换中的无论什么系统范围的错误校正或错误减轻。将理解到，存储器设备内的ECC的应用要求附加的逻辑以计算ECC和将其应用于校正数据位。还将理解到，在存储器设备内部的ECC的应用要求在与存储器控制器或存储器设备外部的其它组件交换数据时实时地计算和应用ECC。这样的实时要求可以将延迟引入数据交换中。附图说明以下描述包括具有通过本专利技术的实施例的实现的示例的方式给出的图示的附图的讨论。附图应当通过示例的方式而非通过限制的方式来理解。如本文所使用的，对一个或多个“实施例”的引用要被理解为描述包括在本专利技术的至少一个实现中的特定特征、结构和/或特性。因此，在本文中出现的诸如“在一个实施例中”或“在可替换的实施例中”之类的短语描述本专利技术的各种实施例和实现，并且不一定全部是指相同的实施例。然而，它们也不一定相互排斥。图1是具有存储器设备的系统的实施例的框图，所述存储器设备可以暴露内部错误校正位以供外部存储器控制器使用。图2是具有存储器设备的系统的实施例的框图，所述存储器设备可以暴露内部错误校正位以供外部存储器控制器使用。图3是其中存储器控制器使来自多个存储器设备的内部错误校正位成群的系统的实施例的框图。图4是其中存储器控制器与存储器设备对接以用于元数据交换的系统和引脚分配（pinout）表的实施例的框图。图5是用于在存储器控制器与存储器设备之间对接以交换元数据的过程的实施例的流程图。图6是其中可以实现被暴露为元数据位的内部位的计算系统的实施例的框图。图7是其中可以实现被暴露为元数据位的内部位的移动设备的实施例的框图。以下是某些细节和实现的描述，包括附图的描述，其可以描绘以下描述的实施例中的一些或全部，以及讨论本文所提出的专利技术概念的其它潜在实施例或实现。具体实施方式如本文所描述的，存储器设备暴露内部错误校正位以供外部存储器控制器用作元数据位。现代存储器设备设计（诸如DRAM（动态随机存取存储器）设计）使用内部错误校正以补偿良率问题。在一个实施例中，存储器设备可以暴露内部错误校正位以允许存储器控制器执行错误校正。在一个实施例中，存储器设备可以暴露内部错误校正位以允许存储器控制器出于除了数据信号的错误校正之外的目的而将所述位用作元数据。在其中存储器控制器利用内部错误校正位来执行错误校正的一个实施例中，存储器设备可以每事务读取/写入128位并且交换8位以用于错误校正。因此，存储器子系统可以使用136/128汉明码（每128个数据位8个专用位）来提供单个错误校正（SEC）。在一个实施例中，存储器子系统可以提供附加的元数据位以用于错误校正，其可以提供执行SECDED（单个错误校正，双错误检测）所需要的9位。在一个实施例中，存储器设备被配置成是双模态的。在第一模式中，存储器设备在存储器设备处应用内部错误校正位以用于内部错误校正。这样的模式将与存储器设备传统上如何进行操作一致。在第二模式中，存储器设备向存储器控制器暴露内部错误校正位以允许存储器控制器使用该数据。因此，将理解到，在第二模式中，存储器控制器是由内部错误校正位表示的元数据的消费者。存储器设备和存储器控制器可以经由数个不同技术中的任何一个来交换元数据。在一个实施例中，存储器设备和存储器控制器经由数据交换上的额外的突发来交换元数据。这样的方案将降低系统带宽并且可能不是针对所有实现的最佳方案。在一个实施例中，存储器设备和存储器控制器经由添加到存储器封装的额外引脚或连接器来交换元数据。将理解到，这样的方案增加封装和其它制造成本，以及增加系统板上的布线要求。在一个实施例中，存储器设备和存储器控制器在重新目的化的现有引脚或连接器上交换元数据。例如，系统可以在读取或写入操作期间未使用的信号线上发送数据。作为另一示例，系统可以被配置成消除特定功能以有利于使用元数据，并且因而重新目的化可能在读取或写入操作期间使用的引脚。在一个实施例中，存储器子系统利用来自存储器设备的内部位在存储器控制器处执行错误校正。这样的实现提供相对于在存储器设备内部的错误校正位的传统使用的某些优点。例如，存储器控制器处的错误校正可以消除在存储器设备或DRAM自身内具有ECC逻辑的需要。这样的实现还允许存储器控制器执行错误校正计算，而不是存储器设备。存储器控制器可以在使数据排成队以供写入之前以较缓慢的速度执行错误校正位计算，这降低在写入时的针对存储器设备的定时要求。同样地，在读取时，存储器设备可以简单地访问和发送错误校正位，存储器控制器可以使用比在存储器设备上典型发现的更快的晶体管来计算该错误校正位并且执行关于数据的错误校正，所述存储器设备否则将需要在发送数据之前执行所述操作。在本文中参照不同接口的存储器设备。将理解到，接口类型是指可以由存储器设备驱动的数据信号线的数目。x16存储器设备是指具有16位宽数据I/O（输入/输出）接口的设备。类似地，存储器设备可以具有x32接口或x64接口（分别是指具有32位或64位宽数据I/O接口的设备）。其它常见存储器设备配置包括x8和x4设备。对存储器设备的参照可以适用于不同存储器类型。存储器设备一般是指易失性存储器技术。易失性存储器是如果去往设备的功率中断则其状态（以及因而存储在其上的数据）是不确定的存储器。非易失性存储器或储存器保持其状态，即便功率中断（经受长时间段内的降级）。动态易失性存储器要求刷新存储在设备中的数据以维持状态。动态易失性存储器的一个示例包括DRAM（动态随机存取存储器），或者某种变型，诸如同步DRAM（SDRAM）。如本文所描述的存储器子系统可以与数个存储器技术兼容，诸如DDR3（双数据速率版本3，由JEDEC（联合电子设备工程会议）在2007年6月27日原始发布，当前处于发行本21）、DDR4（DDR版本4，在2012年9月由JEDEC公布的最初规范）、LPDDR3（低功率DDR版本3，JEDEC的JESD209-3B，2013年8月）、LPDDR4（低功率双数据速率（LPDDR）版本4，JESD209-4，由JEDEC在2014年8月原始公布）、WIO2（宽I/O2（WideIO2）、JESD229-2，由JEDE本文档来自技高网...

【技术保护点】
一种用于对接存储器设备和存储器控制器的方法，包括：确定存储器设备处于第一模式还是第二模式；以及在第一模式中，仅在存储器设备处在内部应用内部错误校正位；以及在第二模式中，向外部存储器控制器暴露内部错误校正位作为元数据位以供外部存储器控制器使用。

【技术特征摘要】
【国外来华专利技术】2014.09.26 US 14/4986571.一种用于对接存储器设备和存储器控制器的方法，包括：确定存储器设备处于第一模式还是第二模式；以及在第一模式中，仅在存储器设备处在内部应用内部错误校正位；以及在第二模式中，向外部存储器控制器暴露内部错误校正位作为元数据位以供外部存储器控制器使用。2.根据权利要求1所述的方法，其中向外部存储器控制器暴露内部错误校正位作为元数据位包括为存储器控制器暴露内部错误校正位以与存储器设备交换非错误校正信息。3.根据权利要求1至2中任一项所述的方法，其中向外部存储器控制器暴露内部错误校正位作为元数据位包括为存储器控制器暴露内部错误校正位以校正错误而不是存储器设备在内部校正错误。4.根据权利要求3所述的方法，其中为存储器控制器暴露内部错误校正位以校正错误进一步包括，在第二模式中：响应于读取请求，在存储器设备处在内部生成内部错误校正位；以及向存储器控制器发送内部错误校正位以供存储器控制器基于内部错误校正位而向数据位应用错误校正。5.根据权利要求3所述的方法，其中为存储器控制器暴露内部错误校正位以校正错误进一步包括，在第二模式中：结合写入请求而接收由存储器控制器计算的错误校正位；以及在存储器设备处在内部存储错误校正位。6.根据权利要求1至5中任一项所述的方法，其中为存储器控制器暴露内部错误校正位包括在信号线上与存储器控制器交换内部错误校正位，所述信号线否则对于读取和写入是不活动的。7.根据权利要求1至6中任一项所述的方法，其中为存储器控制器暴露内部错误校正位进一步包括：作为多个不同存储器设备之一，向存储器控制器暴露内部错误校正位，以增加可用于存储器控制器的元数据位的数目。8.一种与存储器子系统中的存储器控制器对接的存储器设备，包括：存储数据的多个存储器单元；内部错误校正硬件，其包括与存储器单元分离的存储内部错误校正位的储存器；以及确定存储器设备处于第一模式还是第二模式的逻辑，其中在第一模式中，所述逻辑仅用内部错误校正硬件在内部应用错误校正位，并且其中在第二模式中，所述逻辑通过作为元数据位向存储器控制器暴露内部错误校正位以供存储器控制器使用。9.根据权利要求8所述的存储器设备，其中所述逻辑向存储器控制器暴露内部错误校正位作为元数据位以供存储器控制器与存储器设备交换非错误校正信息。10.根据权利要求8至9中任一项所述的存储器设备，其中所述逻辑向外部存储器控制器暴露内部错误校正位作为元数据位以供存储器控制器校正错误而不是存储器设备在内部校正错误。11.根据权利要求10所述的存储器设备，其中所述逻辑为存储器控制器暴露内部错误校正位以校正错误包括，错误校正逻辑响应于读取请求而生成内部错误校正位，并且所述...

【专利技术属性】
技术研发人员：N博宁，K拜恩斯，J哈尔伯特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US