一种多级折叠内插型模数转换器及其译码方法技术

本发明专利技术公开了一种多级折叠内插型ADC及其译码方法，本级译码结构对上一级译码结构的折叠曲线进行折叠内插，并利用权重加法器对上一级译码结构的输出值乘以奇数倍加权，利用级间加法器对本级译码结构的译码结果和本级权重加法器的输出值求和，求和结果作为本级译码结构的输出值传输到下一级译码结构，最后一级译码结构的输出值为模数转换结果。译码方法利用自身多级流水线架构的模式，采用流水线形式的译码。每一级的译码乘以相应权重后相加，再经过一个十进制转二进制的逻辑即可完成最终的量化。本发明专利技术利用流水线节省了译码的周期，能够很大程度的简化译码电路的复杂程度，可有效解决由于奇数无法简化成2

【技术实现步骤摘要】
一种多级折叠内插型模数转换器及其译码方法
本专利技术涉及集成电路数据转换器芯片
，特别涉及一种多级折叠内插型模数转换器及其译码方法。
技术介绍
折叠内插结构的模数转换器(ADC)以更少的比较器，更少的面积和功耗得到广泛应用。然而折叠内插结构的ADC如果要实现高精度的量化，就需要一个很高的折叠率。然而，由于被折叠的并行信号需要足够的电压范围来保证每次只有一对差分对被激活工作，其他均处于饱和区，所以单级折叠电路的折叠率不能过高。此外，由于单级高折叠率会带来很大的负载，从而导致电路的速度降低。因此当用折叠内插架构实现高精度ADC时，一般会采用多级折叠结构，而奇数折叠率相对于偶数折叠率来说相对更节省功耗一些，因此折叠率3成为了一种较为常用的折叠电路的选择，但是由于奇数无法简化成2N的形式，因此编码的复杂程度远高于偶数折叠率。
技术实现思路
(一)要解决的技术问题为解决上述问题，本专利技术提供了一种多级折叠内插型模数转换器及其译码方法，可以实现10-12bit的量化，用以解决传统奇数折叠率译码算法过于复杂的问题。(二)技术方案一种多级折叠内插型模数转换器，其特征在于，包括参考电路、N级译码结构；第2级至第N级译码结构包括权重加法器和级间加法器；其中，对于第n+1级译码结构，其对第n级译码结构的折叠曲线进行折叠内插而生成第n+1级译码结构的折叠曲线，其权重加法器对第n级译码结构的输出值加权，其级间加法器对第n+1级译码结构的译码结果和其权重加法器的输出值求和，求和结果作为第n+1级译码结构的输出值，1≤n≤N-1；其中，第1级译码结构接收输入信号和参考电路的参考信号并生成折叠曲线，第1级译码结构的译码结果作为该级译码结构的输出值，第N级译码结构的输出值为模数转换结果。上述方案中，所述译码结构的折叠率以及权重加法器的权重均为相同的奇数。上述方案中，所述译码结构的折叠率以及权重加法器的权重为3。上述方案中，第1级译码结构包括：第零级结构、第零级比较器、第1级折叠内插结构、第1级比较器和第1级ROM；第零级结构包括预放大器阵列和电阻插值平均网络，预放大器阵列接收输入信号和参考电路的一组参考信号，并生成一组预放大曲线，该组预放大曲线经电阻插值平均网络传输至第1级折叠内插结构，其中的部分预放大曲线传输至第零级比较器；第1级折叠内插结构对该组预放大曲线进行折叠内插，生成一组折叠曲线，其中的部分折叠曲线传输至第1级比较器；第1级ROM对第零级比较器和第1级比较器的输出值译码，译码结果作为第1级译码结构的输出值。上述方案中，第2级至第N级译码结构还包括：折叠内插结构、比较器和ROM；第n+1级折叠内插结构对第n级折叠内插结构的折叠曲线进行折叠内插，生成第n+1级译码结构的折叠曲线，部分折叠曲线传输至第n+1级比较器，第n+1级ROM对第n+1级比较器的输出值译码，得到第n+1级译码结构的译码结果。上述方案中，第1级至第N-1级译码结构还包括：数据同步单元，每级比较器的输出值经过数据同步单元进行数据同步后输入到ROM中。上述方案中，所述折叠内插结构包括预放大器阵列、折叠电路和内插网络；所述预放大器阵列对预放大曲线进行放大后传输至折叠电路，折叠电路对预放大曲线进行折叠处理，部分折叠曲线传输至比较器，全部折叠曲线传输至内插网络，内插网络对折叠曲线进行插值操作。上述方案中，所述折叠内插结构包括预放大器阵列、折叠电路和内插网络；所述预放大器阵列对折叠曲线进行放大后传输至折叠电路，折叠电路对折叠曲线进行折叠处理，部分折叠曲线传输至比较器，全部折叠曲线传输至内插网络，内插网络对折叠曲线进行插值操作。上述方案中，所述权重加法器是利用二进制数左移一位再与自身相加的形式实现输出值加权的操作。一种模数转换器的译码方法，利用上述的多级折叠内插型模数转换器，其特征在于，包括如下步骤：S1：本级译码结构对上一级译码结构的折叠曲线进行折叠内插，并对上一级译码结构输出值译码加权；S2：将加权后的结果与本级译码结构的译码结果译码相加；S3：将相加后的结果作为本级译码结构的输出值输出到下一级译码结构，并将折叠内插后的折叠曲线输出到下一级译码结构；S4：重复步骤S1～S3，直至最后一级译码结构的输出值作为模数转换器的输出结果。(三)有益效果本专利技术提供的多级折叠内插型模数转换器及其译码方法，采用多级流水线结构，对每一级的权重采取逐级相乘的处理方式，能够很大程度的简化译码电路的复杂程度，同时缩短了译码所用的时钟周期。附图说明图1是折叠内插ADC基本原理框图；图2是本专利技术实施例的折叠率为3的折叠内插型ADC的结构示意图；图3是本专利技术实施例的一个折叠内插型ADC的系统架构图；图4是本专利技术实施例的译码方法的流程图；图5是本专利技术实施例的折叠率为3的折叠内插型ADC的前4级量化折叠曲线图。具体实施方式折叠结构模数转换器(ADC)的基本结构如图1所示，包括采样保持放大器、粗量化器、参考电路、折叠放大电路、内插网络、比较器、数字编码单元。它将ADC量化器分成粗ADC量化器和细ADC量化器，粗ADC量化器负责转换ADC的高位部分，而细ADC量化器负责低位的转换。其中，细ADC量化器的输入必须要先去除输入信号中的高位成分，折叠器相当于将量化区间“折叠”若干次变成分段曲线，将折叠曲线输入一个比较器后，其输出对应了信号和若干个比较电平的比较结果，这使得比较器数目大大减小。由于折叠放大器的规模一般较大，为了减小其数目，引入了内插技术，将相邻的折叠信号输入内插网络，得到相位均匀分布的一组新的折叠曲线，这些曲线的过零点即是量化电平的所在处。当曲线的数目足够多时，过零点对应了所有的量化电平，这时只需要判断折叠曲线的正负就可以完成输入信号的量化，唯一要求的就是折叠曲线过零点的准确性，至于曲线的线性度、曲线的形状则可以忽略。为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术作进一步的详细说明。实施例1如图2所示为折叠率为3的多级折叠内插型ADC的系统架构图，包括：参考电路、以及顺次连接的六级译码结构，第1级译码结构、第2级译码结构、第3级译码结构、第4级译码结构、第5级译码结构、第6级译码结构。请一并参考图3，第1级译码结构连接电阻参考网络和信号输入端，包括第零级结构和第1级折叠内插结构。第零级结构包括：预放大器阵列和电阻插值平均网络；第1级折叠内插结构包括：预放大器阵列、折叠电路和内插网络。第零级结构通过第零级比较器和锁存器连接第1级ROM(以下简称ROM1)，第1级折叠内插结构通过第1级比较器和锁存器连接ROM1。第2级至第5级译码结构各自包括本级的折叠内插结构、权重加法器和级间加法器，即其分别包括第2级至第5级折叠内插结构，每级折叠内插结构通过本级比较器和锁存器连接本级ROM(ROM2至ROM5)，本级ROM连接本级级间加法器的一输入端，本级权重加法器连接本级级间加法器的另一输入端，本级级间加法器连接下一级译码结构的权重加法器输入端，其中，第2级译码结构的权重加法器的输入端连接的是ROM1。第6级译码结构包括本级的折叠内插结构、顺次连接的两个权重加法器和级间加法器，第5级级间加法器连接前一个权重加法器的输入端，后一个权重加法器输出端连接第6级级间加法器的本文档来自技高网...

【技术保护点】
一种多级折叠内插型模数转换器，其特征在于，包括参考电路、N级译码结构；第2级至第N级译码结构包括权重加法器和级间加法器；其中，对于第n+1级译码结构，其对第n级译码结构的折叠曲线进行折叠内插而生成第n+1级译码结构的折叠曲线，其权重加法器对第n级译码结构的输出值加权，其级间加法器对第n+1级译码结构的译码结果和其权重加法器的输出值求和，求和结果作为第n+1级译码结构的输出值，1≤n≤N‑1；其中，第1级译码结构接收输入信号和参考电路的参考信号并生成折叠曲线，第1级译码结构的译码结果作为该级译码结构的输出值，第N级译码结构的输出值为模数转换结果。

【技术特征摘要】
1.一种多级折叠内插型模数转换器，其特征在于，包括参考电路、N级译码结构；第2级至第N级译码结构包括权重加法器和级间加法器；其中，对于第n+1级译码结构，其对第n级译码结构的折叠曲线进行折叠内插而生成第n+1级译码结构的折叠曲线，其权重加法器对第n级译码结构的输出值加权，其级间加法器对第n+1级译码结构的译码结果和其权重加法器的输出值求和，求和结果作为第n+1级译码结构的输出值，1≤n≤N-1；其中，第1级译码结构接收输入信号和参考电路的参考信号并生成折叠曲线，第1级译码结构的译码结果作为该级译码结构的输出值，第N级译码结构的输出值为模数转换结果。2.根据权利要求1所述的多级折叠内插型模数转换器，其特征在于，所述译码结构的折叠率以及权重加法器的权重均为相同的奇数。3.根据权利要求2所述的多级折叠内插型模数转换器，其特征在于，所述译码结构的折叠率以及权重加法器的权重为3。4.根据权利要求1所述的多级折叠内插型模数转换器，其特征在于，第1级译码结构包括：第零级结构、第零级比较器、第1级折叠内插结构、第1级比较器和第1级ROM；第零级结构包括预放大器阵列和电阻插值平均网络，预放大器阵列接收输入信号和参考电路的一组参考信号，生成一组预放大曲线，该组预放大曲线经电阻插值平均网络传输至第1级折叠内插结构，其中的部分预放大曲线传输至第零级比较器；第1级折叠内插结构对该组预放大曲线进行折叠内插，生成一组折叠曲线，其中的部分折叠曲线传输至第1级比较器；第1级ROM对第零级比较器和第1级比较器的输出值译码，译码结果作为第1级译码结构的输出值。5.根据权利要求1所述的多级折叠内插型模数转换器，其特征在于，第2级至第N级译码结构还包括：折叠内插结构、比较器和ROM；第n+1级折叠内插结构对第n级折叠内插结构的折...

【专利技术属性】
技术研发人员：刘华森，吴旦昱，武锦，周磊，刘新宇，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11