用于封装集成电路的基板阵列制造技术

本发明专利技术涉及用于封装集成电路的基板阵列。一种用于封装集成电路的方法包括：提供基板阵列，该基板阵列具有(i)多个单个基板，每一个单个基板都具有底部触点焊盘和相应的导电迹线，和(ii)电镀总线，位于所述基板的相邻的基板之间且通过迹线电连接至底部触点焊盘。该方法还包括(i)通过去除电镀总线连接至迹线的部分而保留连接相邻的单个基板的拐角贴附区，在基板阵列中形成槽，(ii)将管芯贴附且电连接至基板，(iii)包封管芯，(iv)对该组件进行电测试和功能测试，然后，在测试之后，(v)将组件切单，产生与单个基板对应的单个IC器件。

Substrate array for packaging integrated circuits

The present invention relates to a substrate array for encapsulating an integrated circuit. Includes a method for packaging integrated circuits: providing a substrate array, the array substrate (I) has a single substrate, each individual substrate has a bottom contact pad and the corresponding conductive traces, and (II) electroplating bus between the substrate is located adjacent to the substrate and electrically connected through the trace to the bottom of the contact pad. The method also includes (I) connected to the bus by removing the plating part of a trace while retaining the corner single substrate connecting adjacent the attached area, a groove is formed on the substrate (II) array, the tube core is attached and electrically connected to the substrate (III) encapsulation tube core (IV) of the assembly in the function test and electrical test, and then, after the test, (V) will produce a single cut single component, IC device and corresponding single substrate.

【技术实现步骤摘要】
用于封装集成电路的基板阵列
本专利技术涉及到集成电路(IC)封装，而更具体地涉及用于封装集成电路的基板。
技术介绍
图1A是常规基板阵列100的底视图，该基板阵列包括十八个单个的基板101和周边区102。图1B是图1A的具体区域103的放大图，其包括四个基板101。图1C是沿着切割线Z-Z的包括图1B中一个基板101的子组件104的放大侧视截面图，示出了在管芯贴附、引线接合和包封步骤之后但是在切单之前的子组件104。基板阵列100可用于封装十八个相应的球栅阵列(BGA)IC。基板阵列100包括基板材料105，其可以是例如双马来酰亚胺-三嗪(BT)树脂。基板材料105提供用于将基板阵列100的下述部件保持在适当位置的结构。每个单个的基板101都包括多个(示出了六十四个)金属底部触点焊盘106，每一个金属底部触点焊盘106都通过相应的导电金属迹线107连接至附近的电镀总线108。电镀总线108是每个单个的基板101的边界。换句话说，每个单个的基板101都通过电镀总线108与相邻的单个的基板101和/或周边区102分开。每个单个的基板101也包括顶部触点焊盘109和在基板材料105内部的通孔和/或迹线(未示出)，该基板材料105内部的通孔和/或迹线使顶部触点焊盘109和一些底部触点焊盘106互连。顶部触点焊盘109、底部触点焊盘106和互连的通孔/迹线通常包括铜。在制造基板阵列100期间，例如可以用镍和/或金(未示出)电镀底部触点焊盘106。电镀总线108可用于将电力提供至底部触点焊盘106以用于电镀处理。在电镀之后，在顶侧，管芯110贴附至相应的单个基板101并且用相应的接合引线111电连接至顶部触点焊盘109。在引线接合步骤之后，基板阵列100-包括管芯110和接合引线111-的顶侧被包封在包封体113中，该包封体113通常包括环氧树脂模塑料。在封装之后，执行切单，这里使用锯来将基板阵列100的子组件104分割开。如图1C中所示，锯子磨削掉子组件104在切割线112外部的部分。切单去除了电镀总线108，以及导电(电镀的)迹线107与电镀总线108相邻的端部。应注意，在切单之前，通过电镀总线108将底部触点焊盘106短接到一起，但是在切单之后，不再通过电镀总线108将其短接到一起(尽管选择的底部触点焊盘106的子组可以通过子组件104的其它部件短接到一起，例如通过单个基板101内的迹线和/或通孔)。因此，某些电测试和/或功能测试仅可以在切单之后(当底部触点焊盘106不再与外部短接到一起时)执行。如本领域技术人员将理解的，对整个基板阵列100的体测试(也被称为带测试)比对切单过的子组件104的单个测试更有效。对管芯贴附了的、引线接合了的并且包封了的基板阵列100的带测试可通过在包封之后执行半切步骤完成，该半切步骤磨削掉电镀总线108和相应的基板材料105直到包封剂113。但然而，这在结构上弱化了基板阵列100，使得对基板阵列100的操作更加困难且增加了损伤其部件的可能性。附图说明根据下文详细说明、所附的权利要求和附图，本专利技术的方面、特征和优势将更加清晰，附图中相似的附图标记表示相似或相同的元件。图中的元件并非按比例绘制。图1A是常规的基板阵列的底视图；图1B是图1A的具体区域的放大图；图1C是包括图1B的单个基板的子组件的放大侧视截面图；图2A是根据本专利技术一个实施例的基板阵列的底视图；图2B是图2A的具体区域的放大图；图2C是图2B的一部分的放大侧视截面图；图3A是包括图2A的基板阵列的组件的底视图；图3B图3A的具体区域的放大图；图3C是图3B的一部分的放大侧视截面图；图4A是包括图3A的组件的组件底视图；图4B是图4A的具体区域的放大图；图4C是图4B的一部分的放大侧视截面图；图5A是包括图4A的组件的组件底视图；图5B是图5A的具体区域的放大图；图5C是图5B的一部分的放大侧视截面图；图6A是与图5B的子组件对应的切单过的IC器件的底视图；以及图6B是图6A的IC器件的放大侧视截面图。具体实施方式此处公开了本专利技术的具体的例示性实施例。然而，此处公开的具体的结构细节和功能细节仅是代表性的，目的是说明本专利技术的示例实施例。本专利技术的实施例可以以很多可替代的形式实施且不应解释为仅限于此处所述的实施例。而且，此处使用的术语目的仅是说明特定实施例，且并非旨在限制本专利技术的示例实施例。如此处所使用的，单数形式的“一个”、“一种”和“所述”旨在也包括复数形式，除非上下文清楚地另有说明。还应理解，术语“包括”、“含有”、“具有”、“囊括”、“包含”和/或“有”说明存在所述特征、步骤或部件，但是不排除存在或者增加一个或多个其它特征、步骤或部件。还应当注意，在一些可替代的实施方式中，提到的功能/动作可能不按照图中示的顺序发生。在一个实施例中，本专利技术提供了一种用于封装集成电路(IC)器件的方法，包括(i)提供基板阵列，其中基板阵列包括顶侧、底侧、多个单个基板，其中每个单个基板都包括在底侧的多个底部触点焊盘和相应的导电迹线，和在底侧的电镀总线在相邻的基板之间且通过相应的迹线电连接至底部触点焊盘，以及(ii)通过去除电镀总线连接至迹线的部分同时保留连接相邻的基板的拐角贴附区，在基板阵列中形成槽。在一个实施例中，在电镀步骤之后和在封装步骤之前，将槽切入基板阵列以去除足以断开底部触点焊盘之间短路的电镀总线的部分。在包封期间，用包封剂填充槽，该包封剂在带测试期间为基板阵列提供了结构强度。在另一个实施例中，本专利技术提供了一种具有顶侧和底侧的基板阵列，其中基板阵列包括相邻单个基板的阵列。每个基板都包括在底侧的多个底部触点焊盘和相应的导电迹线。基板通过槽与相邻的基板分开，该槽通过去除底侧电镀总线的相应部分形成，该部分之前已经连接至导电迹线。该基板通过包括电镀总线的剩余部分的拐角贴附区与一个或多个相邻的基板连接。现在参考图2A-2C，图2A是基板阵列200的底视图，根据本专利技术的一个实施例，该基板阵列200包括多个(示出十八个)单个基板201和周边区202。图2B是图2A的具体区203的放大图，该具体区203包括四个基板201。图2C是沿着图2B的切割线Z-Z的放大侧视截面图，其示出了单个基板201以及相邻的基板201的一部分的截面图。与图1A的常规基板阵列100的相应的部件基本上相似的基板阵列200的部件被相似地标出，但是使用不同前缀。基板阵列200具有槽221，该槽221是作为单个基板201的边界的伸长的开口。在电镀基板阵列200之后，可以通过例如冲孔、激光切割或者锯切基板阵列200来形成槽221。槽的形成将电镀总线208用于与底部触点焊盘206短接到一起(用于电镀处理)的区段以及相邻的导电迹线207的部分去除。因此，槽形成(i)将相邻的单个基板201彼此电隔离并且(ii)将底部触点焊盘206彼此电隔离。这将允许在下述的管芯贴附和电连接之后执行功能电测试，而常规来讲，这首先需要先将器件切单。应注意，槽形成处理将拐角贴附区220保留在适当位置，该拐角贴附区220连接了相邻的基板201的拐角且具有电镀总线208的剩余部分。还应注意，在电镀处理期间－－即，在槽形成之前－－顶部触点焊盘209与底部触点焊盘206一起也可以经由基板材料205中本文档来自技高网...

【技术保护点】
一种用于封装集成电路IC器件的方法，该方法包括：提供基板阵列，所述基板阵列包括：顶侧；底侧；多个单个基板，其中每个单个基板都包括在所述底侧上的多个底部触点焊盘和相应的金属迹线；以及电镀总线，位于相邻的基板之间的底侧上，并且通过相应的迹线电连接至所述底部触点焊盘；以及通过去除所述电镀总线连接至所述迹线的部分而保留连接相邻的基板的拐角贴附区，在所述基板阵列中形成槽。

【技术特征摘要】
1.一种用于封装集成电路IC器件的方法，该方法包括：提供基板阵列，所述基板阵列包括：顶侧；底侧；多个单个基板，其中每个单个基板都包括在所述底侧上的多个底部触点焊盘和相应的金属迹线；以及电镀总线，位于相邻的基板之间的底侧上，并且通过相应的迹线电连接至所述底部触点焊盘；以及通过去除所述电镀总线连接至所述迹线的部分而保留连接相邻的基板的拐角贴附区，在所述基板阵列中形成槽。2.如权利要求1所述的方法，其中所述提供步骤包括电镀所述底部触点焊盘、所述金属迹线和所述电镀总线。3.如权利要求1所述的方法，其中所述基板阵列还包括：包围所述多个单个基板的周边区，并且其中所述电镀总线位于所述周边区和所述多个单个基板之间的所述底侧上，并且所述形成步骤包括通过去除所述电镀总线连接至所述迹线的部分而保留将所述周边区连接至所述相邻的基板的拐角贴附区，在所述周边区和所述多个单个基板之间形成槽。4.如权利要求1所述的方法，其中：每个单个基板在所述顶侧上都包括多个顶部触点焊盘和相应的顶部金属迹线；所述基板阵列在所述顶侧上还包括位于相邻的基板之间且通过所述顶部迹线电连接至所述顶部触点焊盘的顶部电镀总线；并且所述形成步骤包括去除所述顶部电镀总线连接至所述顶部迹线的部分。5.如权利要求4所述的方法，其中所述基板阵列还包括：包围所述多个单个基板的周边区；以及顶部电镀总线，位于所述周边区和所述多个单个基板之间的所述顶侧上，其中所述形成步骤包括通过去除所述顶部电镀总线连接至所述顶部迹线的部分而保留将所述周边区连接至所述相邻的基板的拐角贴附区，在所述多个单个基板和所述周边区之间形成槽。6.如权利要求1所述的方法，还包括：在所述顶侧上，将多个管芯贴附到相应的基板；以及在所述相应的基板的所述顶侧上将所述管芯电连接至相应的顶部触点焊盘以形成相应的IC组件，其中所述形成步骤电隔离所述底部触点焊盘，以使得能够使用所述底部触点焊盘对所述IC组件进行同时功能测试。7.如权利要求6所述的方法，还包括：将可去除带贴附到所述底侧...

【专利技术属性】
技术研发人员：王志杰，白志刚，牛继勇，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国,US