改善半导体结构漏电流的方法技术

一种改善半导体结构漏电流的方法，包括：提供基底；在所述基底表面形成第一高k栅介质层；在所述第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；对第一高k栅介质层和第二高k栅介质层进行退火处理，在退火处理过程中，所述结晶抑制离子向所述第一高k栅介质层内扩散；在第二高k栅介质层表面形成栅电极层。本发明专利技术提高第一高k栅介质层和第二高k栅介质层的致密度，减少第一高k栅介质层和第二高k栅介质层内的缺陷含量，且减缓或抑制第一高k栅介质层结晶化，减缓或抑制第二高k栅介质层结晶化，使得第一高k栅介质层和第二高k栅介质层保持较高的相对介电常数，改善形成的半导体结构的电学性能。

Method for improving leakage current of semiconductor structure

Includes a method for improving semiconductor structure leakage current: providing a substrate; forming a first high k gate dielectric layer on the substrate surface; in the second high k gate dielectric layer is formed on the first high k gate dielectric layer surface, and the crystallization of the second ion high k gate dielectric layer on the first doping; high k gate dielectric layer and the second high k gate dielectric layer was annealed in annealing process, the crystallization inhibition of ion diffusion to the first high k gate dielectric layer; in the second high k gate dielectric layer formed on the surface of the gate electrode layer. The invention improves the density of the first high k gate dielectric layer and the second high k gate dielectric layer, reduce the defect content of the gate dielectric layer and second high k gate dielectric layer in the first high K, and slow down or inhibit the first high k gate dielectric layer is crystallized, slow or inhibit second high k gate dielectric layer is crystallized. The relative dielectric constant of the first high k gate dielectric layer and the second high k gate dielectric layer to maintain a high, improve the electrical properties of the semiconductor structure is formed.

【技术实现步骤摘要】
改善半导体结构漏电流的方法
本专利技术涉及半导体制作
，特别涉及一种改善半导体结构漏电流的方法。
技术介绍
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种改善半导体结构漏电流的方法，提高半导体结构的电学性能。为解决上述问题，本专利技术提供一种改善半导体结构漏电流的方法，包括：提供基底；在所述基底表面形成第一高k栅介质层；在所述第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；对所述第一高k栅介质层和第二高k栅介质层进行退火处理，在所述退火处理过程中，所述结晶抑制离子向所述第一高k栅介质层内扩散；在所述第二高k栅介质层表面形成栅电极层。可选的，所述结晶抑制离子适于抑制或减缓第一高k栅介质层结晶化；所述结晶抑制离子适于抑制或减缓第二高k栅介质层结晶化。可选的，所述退火处理适于提高第一高k栅介质层的致密度；所述退火处理适于提高第二高k栅介质层的致密度。可选的，所述退火处理适于减小第一高k栅介质层内的缺陷含量；所述退火处理适于减小第二高k栅介质层内的缺陷含量。可选的，所述结晶抑制离子包括钼、钽或铋。可选的，所述结晶抑制离子包括钼，在进行所述退火处理之前，所述第二高k栅介质层中结晶抑制离子的浓度为1E16atom/cm3至1E22atom/cm3。可选的，在形成所述第二高k栅介质层的过程中，原位自掺杂所述结晶抑制离子。可选的，所述结晶抑制离子向所述第一高k栅介质层内扩散的深度为第一高k栅介质层厚度的0至1/3。可选的，所述第一高k栅介质层的厚度为5埃～15埃；所述第二高k栅介质层的厚度为5埃～20埃。可选的，所述第一高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述第二高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。可选的，所述退火处理为激光退火或尖峰退火，退火处理的退火温度为750摄氏度至900摄氏度。可选的，在形成所述第一高k栅介质层之前，在所述基底表面形成界面层，所述第一高k栅介质层位于界面层表面。可选的，所述界面层包括热氧化层以及位于热氧化层表面的化学氧化层。可选的，形成所述界面层的工艺步骤包括：采用化学浸润法，在所述基底表面形成化学氧化层；对所述基底以及化学氧化层进行退火工艺，在所述化学氧化层与基底之间形成热氧化层。可选的，所述退火工艺的退火氛围包含O2，且O2体积浓度为1ppm～10ppm。可选的，所述界面层位于基底部分表面，在形成所述界面层之前，还包括步骤：在所述基底部分表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；刻蚀去除所述伪栅，暴露出基底表面。可选的，所述界面层位于基底整个表面，在所述第二高k栅介质层表面形成栅电极层之前，在所述第二高k栅电极层表面形成伪栅膜；图形化所述伪栅膜、第二高k栅介质层以及第一高k栅介质层，从而在图形化后的第二高k栅介质层表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；去除所述伪栅；在所述第二高k栅介质层表面形成栅电极层。可选的，在形成所述伪栅膜之前，对所述第一高k栅介质层和第二高k栅介质层进行所述退火处理；或者，在去除所述伪栅之后，对所述第一高k栅介质层和第二高k栅介质层进行所述退火处理。可选的，所述界面层位于基底整个表面，在进行所述退火处理之后，在第二高k栅介质层表面形成栅电极层；图形化所述栅电极层、第二高k栅介质层以及第一高k栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏区；在所述栅极结构两侧的基底表面形成层间介质层，所述层间介质层覆盖栅极结构侧壁。可选的，所述基底包括：衬底；位于衬底表面的分立的鳍部；位于衬底表面的隔离层，所述隔离层覆盖鳍部部分侧壁表面，且所述隔离层顶部低于鳍部顶部。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的改善半导体结构漏电流的方法的技术方案中，在基底表面形成第一高k栅介质层，在第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；接着，对第一高k栅介质层和第二高k栅介质层进行退火处理。在所述退火处理过程中，位于第二高k栅介质层内的结晶抑制离子能够减缓或抑制第二高k栅介质层结晶化，防止第二高k栅介质层由非晶态转化为多晶态，使得第二高k栅介质层保持较高的相对介电常数，减小半导体结构漏电流；并且，在退火过程中，所述结晶抑制离子还向第一高k栅介质层内扩散，位于第一高k栅介质层内的结晶抑制离子减缓或阻止第一高k栅介质层结晶化，使得第一高k栅介质层保持较高的相对介电常数，减小半导体结构漏电流；同时，由于第二高k栅介质层与基底之间形成有第一高k栅介质层，所述第一高k栅介质层能够阻止结晶抑制离子向基底内扩散或向第一高k栅介质层与基底之间的界面层内扩散，从而避免对基底或界面层造成不必要的掺杂。因此，本专利技术形成的半导体结构具有优良的电学性能。进一步，所述结晶抑制离子向所述第一高k栅介质层内扩散的深度为第一高k栅介质层厚度的0至1/3，使得第一高k栅介质层在退火过程中保持良好的性能，且有效的避免结晶抑制离子对基底或界面层造成不必要的扩散。更一步，在所述基底与第一高k栅介质层之间还形成有界面层，所述界面层包括热氧化层以及位于热氧化层表面的化学氧化层，其中，所述热氧化层与基底之间以及与化学氧化层之间均具有良好的界面性能，所述热氧化层与基底以及化学氧化层接触紧密，并且后续在所述化学氧化层表面形成第一高k栅介质层时，化学氧化层与第一高k栅介质层之间易形成Hf-Si-O的缓和结构，从而使得化学氧化层与第一高k栅介质层之间的界面状态好，且形成的第一高k栅介质层具有较高的质量。附图说明图1至图10为本专利技术一实施例提供的半导体结构形成过程的剖面结构示意图。具体实施方式如
技术介绍
所述，现有技术形成的半导体结构的电学性能有待提高。经研究发现，为了提高高k栅介质层和界面层的致密度，减少高k栅介质层内的缺陷含量，通常需要对高k栅介质层和界面层(interfaciallayer)进行退火处理。然而，高k栅介质层材料的结晶温度较低，在所述退火处理过本文档来自技高网...

【技术保护点】
一种改善半导体结构漏电流的方法，其特征在于，包括：提供基底；在所述基底表面形成第一高k栅介质层；在所述第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；对所述第一高k栅介质层和第二高k栅介质层进行退火处理，在所述退火处理过程中，所述结晶抑制离子向所述第一高k栅介质层内扩散；在所述第二高k栅介质层表面形成栅电极层。

【技术特征摘要】
1.一种改善半导体结构漏电流的方法，其特征在于，包括：提供基底；在所述基底表面形成第一高k栅介质层；在所述第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；对所述第一高k栅介质层和第二高k栅介质层进行退火处理，在所述退火处理过程中，所述结晶抑制离子向所述第一高k栅介质层内扩散；在所述第二高k栅介质层表面形成栅电极层。2.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述结晶抑制离子适于抑制或减缓第一高k栅介质层结晶化；所述结晶抑制离子适于抑制或减缓第二高k栅介质层结晶化。3.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述退火处理适于提高第一高k栅介质层的致密度；所述退火处理适于提高第二高k栅介质层的致密度。4.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述退火处理适于减小第一高k栅介质层内的缺陷含量；所述退火处理适于减小第二高k栅介质层内的缺陷含量。5.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述结晶抑制离子包括钼、钽或铋。6.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述结晶抑制离子包括钼，在进行所述退火处理之前，所述第二高k栅介质层中结晶抑制离子的浓度为1E16atom/cm3至1E22atom/cm3。7.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，在形成所述第二高k栅介质层的过程中，原位自掺杂所述结晶抑制离子。8.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述结晶抑制离子向所述第一高k栅介质层内扩散的深度为第一高k栅介质层厚度的0至1/3。9.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述第一高k栅介质层的厚度为5埃～15埃；所述第二高k栅介质层的厚度为5埃～20埃。10.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述第一高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述第二高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。11.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述退火处理为激光退火或尖峰退火，退火处理的退火温度为750摄氏度至900摄氏度。12.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31