栅极驱动电路以及液晶显示装置制造方法及图纸

本发明专利技术公开了一种栅极驱动电路，包括级联设置的多个GOA驱动单元，其中，第N级GOA驱动单元包括上拉控制电路、上拉电路、下拉电路、基准低电平信号、自举电容以及第一下拉维持电路和第二下拉维持电路；所述GOA驱动单元还包括一桥接晶体管，所述桥接晶体管的栅极连接至所述上拉控制电路的输入端，源极和漏极分别连接所述第一下拉维持电路和第二下拉维持电路；所述上拉控制电路的输入端接收高电平信号时，所述桥接晶体管将所述第一下拉维持电路和第二下拉维持电路的输入端相互连通并置为低电平，以控制切断栅极控制信号与基准低电平信号之间的连通线路；其中，N为正整数。本发明专利技术还公开了一种液晶显示装置，其包括如上所述的栅极驱动电路。

Grid drive circuit and liquid crystal display device

The invention discloses a gate driving circuit includes a plurality of GOA cascade set drive unit, the class N GOA drive unit includes a pull-up control circuit, a pull-up circuit and a pull-down circuit, reference low level signal, the bootstrap capacitor and a first pull-down circuit and maintain second pull-down maintaining circuit and the GOA drive; the unit also includes a transistor input gate bridge, the bridge transistor is connected to the pull-up control circuit, source and drain are respectively connected to the first pull-down circuit and second pull-down circuit to maintain the pull-up maintenance; the input end of the control circuit receives a high level signal, the bridge transistor the first pull-down circuit and maintain second pull-down circuit input end connected with each other to maintain the juxtaposition of low level, in order to control the disconnection between the gate control signal and the reference signal of the low level. Through the circuit, where N is a positive integer. The invention also discloses a liquid crystal display device, which comprises a gate drive circuit as described above.

【技术实现步骤摘要】
栅极驱动电路以及液晶显示装置
本专利技术涉及显示器
,尤其涉及一种栅极驱动电路，还涉及包含如上栅极驱动电路的液晶显示装置。
技术介绍
主动式液晶显示装置中，每个像素具有一个薄膜晶体管(TFT)，其栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得该条线上的所有TFT打开，此时该水平扫描线上的像素电极会与垂直方向的数据线连接，从而将数据线上的显示信号电压写入像素，控制不同液晶的透光度进而达到控制色彩的效果。目前主动式液晶显示面板水平扫描线的驱动主要由面板外接的IC来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。而GOA技术，即GateDriveronArray(阵列基板行驱动)技术，可以运用液晶显示面板的原有制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接IC来完成水平扫描线的驱动。GOA技术能减少外接IC的绑定(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。现有的GOA栅极驱动电路，通常包括级联的多个GOA单元，每一级GOA单元对应驱动一级水平扫描线。GOA单元的主要结构包括上拉电路(Pull-uppart)，上拉控制电路(Pull-upcontrolpart)，传递电路(TransferPart)，下拉电路(KeyPull-downPart)和下拉维持电路(Pull-downHoldingPart)，以及负责电位抬升的自举(Boast)电容。上拉电路主要负责将时钟信号(Clock)输出为栅极(Gate)信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级GOA电路传递过来的传递信号或者Gate信号；下拉电路负责在第一时间将Gate拉低为低电位，即关闭Gate信号；下拉维持电路则负责将Gate输出信号和上拉电路的Gate信号(通常称为Q点)维持(Holding)在关闭状态(即低电平电位)，通常有两个下拉维持模块交替作用；自举电容(Cboast)则负责Q点的二次抬升，这样有利于上拉电路的Gate信号输出。现有的GOA栅极驱动电路中，当Q点电压上升为高电平时，下拉维持电路切断Q点与低电位点的连接通路。由于下拉维持电路的切断动作由Q点电压控制，下拉维持电路的切断滞后于Q点电压上升，Q点电压上升的过程中不能及时切断Q点与低电位点的连接通路，导致Q点电压出现漏电，Q点电压的上升时间过大，这就会导致GOA单元部分性能劣化，严重时甚至会导致GOA单元的输出逐级衰减、直到GOA栅极驱动电路完全失效。
技术实现思路
有鉴于此，本专利技术提供了一种栅极驱动电路，将下拉维持电路的切断动作提早于Q点电压上升的过程，减少Q点在电压自举过程中的电荷泄漏，缩短Q点电压的上升时间，提高GOA栅极驱动电路的驱动能力和驱动稳定性。为了实现上述目的，本专利技术采用了如下的技术方案：一种栅极驱动电路，包括级联设置的多个GOA驱动单元，其中，第N级GOA驱动单元包括上拉控制电路、上拉电路、下拉电路、基准低电平信号、自举电容以及第一下拉维持电路和第二下拉维持电路；所述GOA驱动单元还包括一桥接晶体管，所述桥接晶体管的栅极连接至所述上拉控制电路的输入端，接收前两级传递信号，所述桥接晶体管的源极和漏极分别连接所述第一下拉维持电路和第二下拉维持电路；所述上拉控制电路的输入端接收高电平信号时，所述桥接晶体管将所述第一下拉维持电路和第二下拉维持电路的输入端相互连通并置为低电平，以控制切断由所述上拉控制电路的输出端产生的栅极控制信号与基准低电平信号之间的连通线路；其中，N为正整数。具体地，所述上拉控制电路根据前两级传递信号控制产生栅极控制信号；所述上拉电路由所述栅极控制信号控制，将接收到的扫描时钟信号转换为扫描驱动信号输出；所述下拉电路根据后两级传递信号控制将所述栅极控制信号和所述扫描驱动信号拉低至所述基准低电平信号；所述自举电容连接在所述上拉控制电路的输出端和所述上拉电路的输出端之间；所述第一下拉维持电路和第二下拉维持电路在所述扫描驱动信号处于非驱动时间时，交替地将所述栅极控制信号和所述扫描驱动信号连通至所述基准低电平信号。优选地，所述第一下拉维持电路和第二下拉维持电路具有相同的电路结构，所述第一下拉维持电路和第二下拉维持电路分别包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管；所述第一晶体管的栅极和源极连接并接收下拉时钟信号，漏极与所述第二晶体管的源极连接；所述第二晶体管的栅极连接至所述栅极控制信号，漏极连接至所述基准低电平信号；所述第三晶体管的源极与所述第一晶体管的源极连接，栅极与所述第一晶体管的漏极连接，漏极与所述第四晶体管的源极连接；所述第四晶体管的栅极连接至所述栅极控制信号，漏极连接至所述基准低电平信号；所述第五晶体管的源极连接至所述栅极控制信号，栅极与所述第三晶体管的漏极连接，漏极连接至所述基准低电平信号；所述第六晶体管的源极连接至所述扫描驱动信号，栅极与所述第三晶体管的漏极连接，漏极连接至所述基准低电平信号；其中，所述桥接晶体管的源极和漏极分别连接所述第一下拉维持电路和第二下拉维持电路的第三晶体管的漏极；其中，所述第一下拉维持电路接收的第一下拉时钟信号与所述第二下拉维持电路接收的第二下拉时钟信号的高低电平逻辑相反。优选地，所述第一下拉维持电路和第二下拉维持电路具有相同的电路结构，所述第一下拉维持电路和第二下拉维持电路分别包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管；所述第一晶体管的栅极和源极连接并接收下拉时钟信号，漏极与所述第二晶体管的源极连接；所述第二晶体管的栅极连接至所述栅极控制信号，漏极连接至所述基准低电平信号；所述第三晶体管的源极与所述第一晶体管的源极连接，栅极与所述第一晶体管的漏极连接，漏极与所述第四晶体管的源极连接；所述第四晶体管的栅极连接至所述栅极控制信号，漏极连接至所述基准低电平信号；所述第五晶体管的源极连接至所述栅极控制信号，栅极与所述第三晶体管的漏极连接，漏极连接至所述基准低电平信号；所述第六晶体管的源极连接至所述扫描驱动信号，栅极与所述第三晶体管的漏极连接，漏极连接至所述基准低电平信号；其中，所述桥接晶体管的源极和漏极分别连接所述第一下拉维持电路和第二下拉维持电路的第一晶体管的漏极；其中，所述第一下拉维持电路接收的第一下拉时钟信号与所述第二下拉维持电路接收的第二下拉时钟信号的高低电平逻辑相反。优选地，所述上拉控制电路包括上拉控制晶体管，所述上拉控制晶体管的栅极和源极相互连接并接收前两级传递信号，漏极输出所述栅极控制信号。优选地，所述上拉电路包括上拉晶体管，所述上拉晶体管的栅极连接至所述栅极控制信号，源极连接至所述扫描时钟信号，漏极输出所述扫描驱动信号。优选地，所述下拉电路包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的源极连接至所述扫描驱动信号，栅极连接至后两级传递信号，漏极连接至所述基准低电平信号；所述第二下拉晶体管的源极连接至所述栅极控制信号，栅极连接至后两级传递信号，漏极连接至所述基准低电平信号。优选地，所述GOA驱动单元还包括传递电路，所述传递电路本文档来自技高网...

【技术保护点】
一种栅极驱动电路，包括级联设置的多个GOA驱动单元，其特征在于，第N级GOA驱动单元包括上拉控制电路(10)、上拉电路(20)、下拉电路(30)、基准低电平信号(VSS)、自举电容(CB)以及第一下拉维持电路(40)和第二下拉维持电路(50)；所述GOA驱动单元还包括一桥接晶体管(T7)，所述桥接晶体管(T7)的栅极连接至所述上拉控制电路(10)的输入端，接收前两级传递信号(ST

【技术特征摘要】
1.一种栅极驱动电路，包括级联设置的多个GOA驱动单元，其特征在于，第N级GOA驱动单元包括上拉控制电路(10)、上拉电路(20)、下拉电路(30)、基准低电平信号(VSS)、自举电容(CB)以及第一下拉维持电路(40)和第二下拉维持电路(50)；所述GOA驱动单元还包括一桥接晶体管(T7)，所述桥接晶体管(T7)的栅极连接至所述上拉控制电路(10)的输入端，接收前两级传递信号(STN-2)，所述桥接晶体管(T7)的源极和漏极分别连接所述第一下拉维持电路(40)和第二下拉维持电路(50)；所述上拉控制电路(10)的输入端接收高电平信号时，所述桥接晶体管(T7)将所述第一下拉维持电路(40)和第二下拉维持电路(50)的输入端相互连通并置为低电平，以控制切断由所述上拉控制电路(10)的输出端产生的栅极控制信号(QN)与基准低电平信号(VSS)之间的连通线路；其中，N为正整数。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制电路(10)根据前两级传递信号(STN-2)控制产生栅极控制信号(QN)；所述上拉电路(20)由所述栅极控制信号(QN)控制，将接收到的扫描时钟信号(CK)转换为扫描驱动信号(GN)输出；所述下拉电路(30)根据后两级传递信号(STN+2)控制将所述栅极控制信号(QN)和所述扫描驱动信号(GN)拉低至所述基准低电平信号(VSS)；所述自举电容(CB)连接在所述上拉控制电路(10)的输出端和所述上拉电路(20)的输出端之间；所述第一下拉维持电路(40)和第二下拉维持电路(50)在所述扫描驱动信号(GN)处于非驱动时间时，交替地将所述栅极控制信号(QN)和所述扫描驱动信号(GN)连通至所述基准低电平信号(VSS)。3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一下拉维持电路(40)和第二下拉维持电路(50)具有相同的电路结构，所述第一下拉维持电路(40)和第二下拉维持电路(50)分别包括第一晶体管(T51、T61)、第二晶体管(T52、T62)、第三晶体管(T53、T63)、第四晶体管(T54、T64)、第五晶体管(T42、T43)、第六晶体管(T32、T33)；所述第一晶体管(T51、T61)的栅极和源极连接并接收下拉时钟信号(LC1、LC2)，漏极与所述第二晶体管(T52、T62)的源极连接；所述第二晶体管(T52、T62)的栅极连接至所述栅极控制信号(QN)，漏极连接至所述基准低电平信号(VSS)；所述第三晶体管(T53、T63)的源极与所述第一晶体管(T51、T61)的源极连接，栅极与所述第一晶体管(T51、T61)的漏极连接，漏极与所述第四晶体管(T54、T64)的源极连接；所述第四晶体管(T54、T64)的栅极连接至所述栅极控制信号(QN)，漏极连接至所述基准低电平信号(VSS)；所述第五晶体管(T42、T43)的源极连接至所述栅极控制信号(QN)，栅极与所述第三晶体管(T53、T63)的漏极连接，漏极连接至所述基准低电平信号(VSS)；所述第六晶体管(T32、T33)的源极连接至所述扫描驱动信号(GN)，栅极与所述第三晶体管(T53、T63)的漏极连接，漏极连接至所述基准低电平信号(VSS)；其中，所述桥接晶体管(T7)的源极和漏极分别连接所述第一下拉维持电路(40)和第二下拉维持电路(50)的第三晶体管(T53、T63)的漏极；其中，所述第一下拉维持电路(40)接收的第一下拉时钟信号(LC1)与所述第二下拉维持电路(50)接收的第二下拉时钟...

【专利技术属性】
技术研发人员：廖聪维，刘翔，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东,44