GOA驱动电路及显示装置制造方法及图纸

本发明专利技术提供了一种GOA驱动电路，包括级连的N个GOA单元，其中N为不小于4的自然数，第i级GOA单元包括：第一晶体管、第二晶体管、第三晶体管、第一电容器、第一下拉维持单元，其中1≤i≤a，a为小于或等于N/2的自然数；第j级GOA单元包括：第四晶体管、第五晶体管、第二电容器、第二下拉维持单元，其中a+1≤j≤N。本发明专利技术的GOA驱动电路能够缩短数据缓冲时间(Line Buffer)，从而有利于GOA驱动电路成本的降低。

GOA driving circuit and display device

The invention provides a GOA drive circuit, including the concatenated N GOA elements, where N is a natural number not less than 4, the I GOA unit includes a first transistor, a second transistor, a third transistor, a first capacitor, a first pull-down maintenance unit, and 1 = I = a, a less than or equal to the number of natural N/2; class J GOA unit includes a fourth transistor, a fifth transistor, second capacitors, second drop maintenance units, where a+1 = J = N. The invention of the GOA driving circuit can shorten the data buffer time (Line Buffer), which is conducive to reducing the cost of GOA driving circuit.

【技术实现步骤摘要】
GOA驱动电路及显示装置
本专利技术属于显示
，具体地讲，涉及一种GOA驱动电路及显示装置。
技术介绍
GOA技术即GateDriveronArray(阵列基板栅极驱动)是直接将栅极驱动电路(GateDriverIC)制作在阵列基板上。该技术有利于显示装置侧窄边框的设计以及成本的降低，因此得到了广泛地应用和研究。IGZO薄膜晶体管具有高的迁移率和良好的器件稳定性。GOA技术和IGZO薄膜晶体管的优点，可减少GOA电路的复杂程度。由于IGZO薄膜晶体管的高迁移率，采用GOA技术的阵列基板中IGZO薄膜晶体管的尺寸相对非晶体硅(a-Si)薄膜晶体管尺寸可以更小，这样有利于窄边框显示装置的制作。器件的稳定可以减少用来稳定薄膜晶体管的性能的电源和薄膜晶体管的数量，从而可以制作出相对简单的电路，并且降低功耗。在GOA电路的中，数据缓冲时间(LineBuffer)的定义是启动信号(STV)的上升沿到显示装置的数据驱动器输出的数据电压信号(Date)的第一上升沿的时间。数据缓冲时间越长，则GOA电路的成本越高，这样就不利于显示装置成本的降低。
技术实现思路
为了解决上述现有技术存在的问题，本专利技术的目的在于提供一种减小数据缓冲时间(LineBuffer)的GOA驱动电路以及具有该GOA驱动电路的显示装置。根据本专利技术的一方面，提供了一种GOA驱动电路，包括级连的N个GOA单元，其中N为不小于4的自然数，第i级GOA单元包括：第一晶体管、第二晶体管、第三晶体管、第一电容器、第一下拉维持单元，其中1≤i≤a，a为小于或等于N/2的自然数；第一晶体管的源极和栅极用于接收启动信号，第一晶体管的漏极分别连接到第一下拉维持单元和第i级节点；第二晶体管的源极用于接收启动信号，第二晶体管的栅极用于接收第二时钟信号，第二晶体管的漏极连接到第i级节点；第三晶体管的源极用于接收第一时钟信号，第三晶体管的栅极连接到第i级节点，第三晶体管的漏极分别连接到第一电容器的另一端和第i级栅极信号输出端；第一电容器的一端连接到第i级节点，第一电容器的另一端连接到第一下拉维持单元；第一下拉维持单元连接到直流低电压端；第j级GOA单元包括：第四晶体管、第五晶体管、第二电容器、第二下拉维持单元，其中a+1≤j≤N；第四晶体管的源极连接到第j-a级栅极信号输出端，第四晶体管的栅极用于接收第二时钟信号，第四晶体管的漏极分别连接到第二下拉维持单元和第j级节点；第五晶体管的源极用于接收第一时钟信号，第五晶体管的栅极连接到第j级节点，第五晶体管的漏极分别连接到第二电容器的另一端和第j级栅极信号输出端；第二电容器的一端连接到第i级节点，第二电容器的另一端连接到第二下拉维持单元；第二下拉维持单元连接到直流低电压端。进一步地，所述第二时钟信号和所述第一时钟信号的波形相反。进一步地，所述a为4。进一步地，所述第一时钟信号和所述第二时钟信号选自一时钟信号组中的两个不同时钟信号；所述时钟信号组包括M个时钟信号，其中M为正整数，每一个时钟信号的周期为8H，每一个时钟信号的高电平时间为3.2H，第m+1个时钟信号的上升沿比对应的第m个时钟信号的上升沿出现的时间延迟H，其中m为1至M中的正整数且m不等于3，第四个时钟信号的上升沿比第三个时钟信号的上升沿出现的时间延迟1.2H。进一步地，所述启动信号的高电平时间为4H，第一个时钟信号的第一个上升沿比所述启动信号的上升沿出现的时间延迟H。进一步地，所述第一级栅极信号输出端输出的第一级栅极信号的高电平时间为4.2H，且所述数据电压信号的第一个上升沿比启动信号的上升沿出现的时间延迟3.5H。进一步地，当所述启动信号为高电平时，第一晶体管导通，启动信号的高电位传到第i级节点，第i级节点为高电位，第三晶体管导通，第一时钟信号为低电平，第i级栅极信号输出端为低电位，之后第一时钟信号由低电平转为高电平，第i级栅极信号输出端为高电位，第i级节点受到电容耦合效应被抬升到更高电位，之后第二时钟信号为高电平，第一晶体管导通，启动信号和第一时钟信号为低电平，第i级栅极信号输出端被拉到低电位，启动信号的低电平信号通过导通的第一晶体管被传到第i级节点，第i级节点被拉到低电位。进一步地，当第j-a级栅极信号输出端为高电位时，第二时钟信号为高电位，第四晶体管导通，第j-a级栅极信号输出端的高电位传入到第j级节点，第j级节点为高电位，同时第五晶体管导通，第一时钟信号为低电平，第j级栅极信号输出端为低电位，第j-a级栅极信号输出端为低电位，第二时钟信号为低电位，第四晶体管截止，第一时钟信号为高电位，第j级栅极信号输出端为高电位，第j级节点受到电容耦合效应被抬升到更高电位，之后第一时钟信号为低电位，第j级栅极信号输出端被拉到低电位，第二时钟信号为高电位，第j-a级栅极信号输出端的低电位传到第j级节点，第j级节点被拉到低电位。根据本专利技术的另一方面，还提供了一种具有上述GOA驱动电路的显示装置。本专利技术的有益效果：本专利技术的GOA驱动电路能够缩短数据缓冲时间(LineBuffer)，从而有利于GOA驱动电路成本的降低。附图说明通过结合附图进行的以下描述，本专利技术的实施例的上述和其它方面、特点和优点将变得更加清楚，附图中：图1是根据本专利技术的第i(1≤i≤a)级GOA单元的电路图；图2是根据本专利技术的第j(a+1≤j≤N)级GOA单元的电路图；图3是根据本专利技术的实施例的各种信号的时序图；图4是根据本专利技术的实施例的第一级GOA单元工作的时序信号图；图5是根据本专利技术的实施例的第三十二级GOA单元工作的时序信号图。具体实施方式以下，将参照附图来详细描述本专利技术的实施例。然而，可以以许多不同的形式来实施本专利技术，并且本专利技术不应该被解释为限制于这里阐述的具体实施例。相反，提供这些实施例是为了解释本专利技术的原理及其实际应用，从而使本领域的其他技术人员能够理解本专利技术的各种实施例和适合于特定预期应用的各种修改。根据本专利技术的实施例的GOA驱动电路包括级联的N个GOA单元，即包括第一级GOA单元至第N级GOA单元。在本实施例中，N为不小于4的自然数(或正整数)，但本专利技术并不限制于此。图1是根据本专利技术的第i级GOA单元的电路图。其中1≤i≤a，a为小于或等于N/2的自然数。在本实施例中，a优选为4。也就是说，第一级GOA单元至第四级GOA单元的电路架构可以采用图1所示的电路架构。参照图1，根据本专利技术的第i级GOA单元第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容器C1、第一下拉维持单元10。具体地，第一晶体管T1的源极和栅极用于接收启动信号STV，第一晶体管T1的漏极分别连接到第一下拉维持单元10和第i级节点Q(i)；第二晶体管T2的源极用于接收启动信号STV，第二晶体管T2的栅极用于接收第二时钟信号XCK，第二晶体管T2的漏极连接到第i级节点Q(i)；第三晶体管T3的源极用于接收第一时钟信号CK，第三晶体管T3的栅极连接到第i级节点Q(i)，第三晶体管T3的漏极分别连接到第一电容器C1的另一端和第i级栅极信号输出端G(i)；第一电容器C1的一端连接到第i级节点Q(i)，第一电容器C1的另一端连接到第一下拉维持单元10；第一下拉维持单元10连接到直流低电压端Vss。其中第i级栅极信号输出端G(i)用本文档来自技高网...

【技术保护点】
一种GOA驱动电路，包括级连的N个GOA单元，其中N为不小于4的自然数，其特征在于，第i级GOA单元包括：第一晶体管、第二晶体管、第三晶体管、第一电容器、第一下拉维持单元，其中1≤i≤a，a为小于或等于N/2的自然数；第一晶体管的源极和栅极用于接收启动信号，第一晶体管的漏极分别连接到第一下拉维持单元和第i级节点；第二晶体管的源极用于接收启动信号，第二晶体管的栅极用于接收第二时钟信号，第二晶体管的漏极连接到第i级节点；第三晶体管的源极用于接收第一时钟信号，第三晶体管的栅极连接到第i级节点，第三晶体管的漏极分别连接到第一电容器的另一端和第i级栅极信号输出端；第一电容器的一端连接到第i级节点，第一电容器的另一端连接到第一下拉维持单元；第一下拉维持单元连接到直流低电压端；第j级GOA单元包括：第四晶体管、第五晶体管、第二电容器、第二下拉维持单元，其中a+1≤j≤N；第四晶体管的源极连接到第j‑a级栅极信号输出端，第四晶体管的栅极用于接收第二时钟信号，第四晶体管的漏极分别连接到第二下拉维持单元和第j级节点；第五晶体管的源极用于接收第一时钟信号，第五晶体管的栅极连接到第j级节点，第五晶体管的漏极分别连接到第二电容器的另一端和第j级栅极信号输出端；第二电容器的一端连接到第i级节点，第二电容器的另一端连接到第二下拉维持单元；第二下拉维持单元连接到直流低电压端。...

【技术特征摘要】
1.一种GOA驱动电路，包括级连的N个GOA单元，其中N为不小于4的自然数，其特征在于，第i级GOA单元包括：第一晶体管、第二晶体管、第三晶体管、第一电容器、第一下拉维持单元，其中1≤i≤a，a为小于或等于N/2的自然数；第一晶体管的源极和栅极用于接收启动信号，第一晶体管的漏极分别连接到第一下拉维持单元和第i级节点；第二晶体管的源极用于接收启动信号，第二晶体管的栅极用于接收第二时钟信号，第二晶体管的漏极连接到第i级节点；第三晶体管的源极用于接收第一时钟信号，第三晶体管的栅极连接到第i级节点，第三晶体管的漏极分别连接到第一电容器的另一端和第i级栅极信号输出端；第一电容器的一端连接到第i级节点，第一电容器的另一端连接到第一下拉维持单元；第一下拉维持单元连接到直流低电压端；第j级GOA单元包括：第四晶体管、第五晶体管、第二电容器、第二下拉维持单元，其中a+1≤j≤N；第四晶体管的源极连接到第j-a级栅极信号输出端，第四晶体管的栅极用于接收第二时钟信号，第四晶体管的漏极分别连接到第二下拉维持单元和第j级节点；第五晶体管的源极用于接收第一时钟信号，第五晶体管的栅极连接到第j级节点，第五晶体管的漏极分别连接到第二电容器的另一端和第j级栅极信号输出端；第二电容器的一端连接到第i级节点，第二电容器的另一端连接到第二下拉维持单元；第二下拉维持单元连接到直流低电压端。2.根据权利要求1所述的GOA驱动电路，其特征在于，所述第二时钟信号和所述第一时钟信号的波形相反。3.根据权利要求1或2所述的GOA驱动电路，其特征在于，所述a为4。4.根据权利要求1或2所述的GOA驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号选自一时钟信号组中的两个不同时钟信号；所述时钟信号组包括M个时钟信号，其中M为正整数，每一个时钟信号的周期为8H，每一个时钟信号的高电平时间为3.2H，第m+1个时钟信号的上升沿比对应的第m个时钟信号的上升沿出现的时间延...

【专利技术属性】
技术研发人员：石龙强，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东,44